testsuite/synth/uassoc01/uassoc03.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity uassoc03_sub is
   5   port (i : std_logic_vector;
   6         o : out std_logic_vector);
   7 end uassoc03_sub;
   8
   9 architecture behav of uassoc03_sub is
  10 begin
  11   o <= not i;
  12 end behav;
  13
  14 library ieee;
  15 use ieee.std_logic_1164.all;
  16
  17 entity uassoc03 is
  18   port (i1 : std_logic_vector(3 downto 0);
  19         i2 : std_logic_vector(7 downto 0);
  20         o : out std_logic_vector(3 downto 0));
  21 end uassoc03;
  22
  23 architecture rtl of uassoc03 is
  24   component uassoc03_sub is
  25     port (i : std_logic_vector;
  26           o : out std_logic_vector);
  27   end component;
  28
  29   signal o1: std_logic_vector(3 downto 0);
  30   signal o2: std_logic_vector(3 downto 0);
  31 begin
  32   dut1: uassoc03_sub
  33     port map (i => i1, o => o1);
  34
  35   dut2: uassoc03_sub
  36     port map (i => i2 (3 downto 0), o => o2);
  37
  38   o <= o1 xor o2;
  39 end rtl;