tests/d_branchvs.2.gc

   1 spice
   2
   3 .load d_branchvs.so
   4
   5 .verilog
   6 vsource #(1.3) v1(1,0);
   7 spice
   8
   9 v2 2 0 dc 1.6
  10 v3 3 0 1.9
  11 v4 4 0 sin amplitude=2
  12 .list
  13
  14 .print dc v(nodes)
  15 .dc
  16 .dc v1 0 1 1
  17 .dc v2 0 1 1
  18
  19 .print tran v(nodes)
  20 .tran 0 1 1 trace=a
  21 .end