tests/d_logic.5.ckt

   1 '6 inverters as gates
   2 .gen freq=1 offset=2.5 init=2.5 ampl=2.5
   3 Vdd  8  0  dc 5.
   4 V1   1  0  generator( 1. )
   5 U2   2 0 8 8 1  mos inv
   6 U3   3 0 8 8 2  mos inv
   7 U4   4 0 8 8 3  mos inv
   8 U5   5 0 8 8 4  mos inv
   9 U6   6 0 8 8 5  mos inv
  10 U7   7 0 8 8 6  mos inv
  11 .model  mos logic ( delay= 1n  rise= 1n  fall= 1n  rs= 100.  rw= 1.G
  12 + thh= 0.75  thl= 0.25  mr= 5.  mf= 5.  over=10k vmax= 5.  vmin= 0. )
  13 .option mode=analog vmax=5.1 vmin=-.1
  14 .print op v(1 2 3 4 5 6 7 8) logic(1 2 3 4 5 6 7 8)
  15 .op
  16 '.option trace
  17 '.print tran v(nodes) l(nodes)
  18 '.tran 0 10 .05
  19 .stat notime
  20 .end