BUGS

   1 - probe bug found in ddc. R(R1) or something (garbage coll)
   2 - OMSTREAM needs rework (based on ostream or something)
   3 - expression parser error messages sometimes uninformative ("- 10")
   4 - the verilog parser woes if paramset contains comments only
   5 - switch appears to switch too fast, need positive transition interval length (?)
   6 - extra nodes in sckt instanciations trigger assertion.
   7 - discontinuity propagation is too slow for huge circuits
   8 - build without gsl broken (again?!)
   9 - build without lapack-dev?!
  10 - segfaults if first dc does not comverge (vdcstack bug)
  11
  12 ## incomplete stuff in -uf (see XFAIL_TESTS)
  13 - print <sim> v 1 2 3 (and similar syntax) is broken
  14 - delete command doesn't work
  15 - logic is broken