tests/d_logic.1.ckt.ref

   1 '6 inverters as gates
   2 #           v(1)       v(2)       v(3)       v(4)       v(5)       v(6)       v(7)       v(8)       logic(1)   logic(2)   logic(3)   logic(4)   logic(5)   logic(6)   logic(7)   logic(8)
   3  27.        0.         5.         66.926n    5.         66.926n    5.         66.926n    5.         0.01       3.01       0.01       3.01       0.01       3.01       0.01       4.21
   4 Gnucap   System status
   5 iterations: op=13, dc=0, tran=0, fourier=0, total=13
   6 transient timesteps: accepted=0, rejected=0, total=0
   7 nodes: user=8, subckt=0, model=0, total=8
   8 dctran density=53.1%, ac density=53.1%