tests/d_logic_tr_an1.ckt

   1 '1 inverters as gates
   2 .gen freq=1k offset=2.5 init=2.5 ampl=2.5
   3 Vdd  8  0  dc 5.
   4 V1   1  0  generator( 1. )
   5 U2   2 0 8 8 1  mos inv
   6 .model  mos logic ( delay= 1n  rise= 100n  fall= 100n  rs= 100.  rw= 1.G
   7 + thh= 0.75  thl= 0.25  mr= 2000.  mf= 2000.  over=10k vmax= 5.  vmin= 0. )
   8 .subckt mosinv1  2  4  1  5  3
   9 M1   2  3  4  4  nmos  l= 100.u  w= 100.u  nrd= 1.  nrs= 1.
  10 M2   2  3  1  1  pmos  l= 100.u  w= 100.u  nrd= 1.  nrs= 1.
  11 .ends
  12 *+ends mosinv1
  13 .model nmos  nmos ( level=2  vto= 0.  gamma= 0.  phi= 0.6  is= 10.E-15 pb= 0.8
  14 + cgso= 0.  cgdo= 0.  cgbo= 0.  rsh= 0.  cj= 0.  mj= 0.5  cjsw= 0.  mjsw= 0.33
  15 + tox= 100.n  nfs= 0.  tpg=1  ld= 0.  uo= 600.  neff= 1.  fc= 0.5  delta= 0.
  16 +)
  17 *+(* vfb=-0.6 * kp= 20.71886u )
  18 .model pmos  pmos ( level=2  vto= 0.  gamma= 0.  phi= 0.6  is= 10.E-15 pb= 0.8
  19 + cgso= 0.  cgdo= 0.  cgbo= 0.  rsh= 0.  cj= 0.  mj= 0.5  cjsw= 0.  mjsw= 0.33
  20 + tox= 100.n  nfs= 0.  tpg=1  ld= 0.  uo= 600.  neff= 1.  fc= 0.5  delta= 0.
  21 +)
  22 *+(* vfb=-0.6 * kp= 20.71886u )
  23 .options itl4=50 mode=analog diodeflags=4 nobypass method=euler transits=4
  24 .print op v(1) l(1) v(2) l(2) iter(0) control(0)
  25 .op
  26 .print tran v(1) l(1) v(2) l(2) iter(0) control(0)
  27 .alarm tran control(0)(1,9)
  28 .tran 0 .01 50u trace rejected
  29 .stat notime
  30 .end