tests/d_logic_tr_an2.ckt

   1 '1 inverters as gates
   2 .gen freq=1k offset=2.5 init=2.5 ampl=2.5
   3 Vdd  8  0  dc 5.
   4 V1   1  0  generator( 1. )
   5 U2   2 0 8 8 1  mos inv
   6 U3   3 0 8 8 2  mos inv
   7 .model  mos logic ( delay= 1n  rise= 100n  fall= 100n  rs= 100.  rw= 1.G
   8 + thh= 0.75  thl= 0.25  mr= 2000.  mf= 2000.  over=10k vmax= 5.  vmin= 0. )
   9 .subckt mosinv1  2  4  1  5  3
  10 M1   2  3  4  4  nmos  l= 100.u  w= 100.u  nrd= 1.  nrs= 1.
  11 M2   2  3  1  1  pmos  l= 100.u  w= 100.u  nrd= 1.  nrs= 1.
  12 .ends
  13 *+ends mosinv1
  14 .model nmos  nmos ( level=2  vto= 0.  gamma= 0.  phi= 0.6  is= 10.E-15 pb= 0.8
  15 + cgso= 0.  cgdo= 0.  cgbo= 0.  rsh= 0.  cj= 0.  mj= 0.5  cjsw= 0.  mjsw= 0.33
  16 + tox= 100.n  nfs= 0.  tpg=1  ld= 0.  uo= 600.  neff= 1.  fc= 0.5  delta= 0.
  17 +)
  18 *+(* vfb=-0.6 * kp= 20.71886u )
  19 .model pmos  pmos ( level=2  vto= 0.  gamma= 0.  phi= 0.6  is= 10.E-15 pb= 0.8
  20 + cgso= 0.  cgdo= 0.  cgbo= 0.  rsh= 0.  cj= 0.  mj= 0.5  cjsw= 0.  mjsw= 0.33
  21 + tox= 100.n  nfs= 0.  tpg=1  ld= 0.  uo= 600.  neff= 1.  fc= 0.5  delta= 0.
  22 +)
  23 *+(* vfb=-0.6 * kp= 20.71886u )
  24 .options itl4=50 mode=analog diodeflags=4 nobypass method=euler transits=4
  25 .print op v(1) l(1) v(2) l(2) v(3) l(3) iter(0) control(0)
  26 .op
  27 .print tran v(1) l(1) v(2) l(2) v(3) l(3) iter(0) control(0)
  28 .alarm tran control(0)(1,9)
  29 .tran 0 .01 50u trace rejected
  30 .stat notime
  31 .end