tests/lang_verilog.2b.ref

   1 paramset zz npn;\
   2                 ^ ? what's this?
   3  .bf=150;\
   4   ^ ? bogus input. trying to ignore leading dot...
   5  .bf=150;\
   6   ^ ? bf: no match
   7 endparamset
   8 ^ ? endparamset: no match
   9 capacitor     # ... )        Cin  (b in vcc);
  10                                         ^ ? too many: requested=3 max=2
  11 capacitor     #(.c(1u))        Cout (c);
  12                                       ^ ? need 1 more nodes, grounding
  13 resistor      # ... k))      Rin  (in 0 vcc);
  14                                         ^ ? too many: requested=3 max=2
  15 resistor      # ... 00k))      Rout (out);
  16                                         ^ ? need 1 more nodes, grounding
  17 paramset zz npn;
  18  .level=1; .kf=NA( 0.); .af=NA( 1.); .bf=NA( 100.); .br=NA( 1.); .is=NA( 100.E-18); .nf=NA( 1.); .nr=NA( 1.); .c4=NA( 0.); .nc=NA( 2.); .c2=NA( 0.); .ne=NA( 1.5); .rb=NA( 0.); .re=NA( 0.); .rc=NA( 0.); .cjc=NA( 0.); .cje=NA( 0.); .cjs=NA( 0.); .mjc=NA( 0.33); .mje=NA( 0.33); .mjs=NA( 0.); .vjc=NA( 0.75); .vje=NA( 0.75); .vjs=NA( 0.75); .xcjc=NA( 1.); .itf=NA( 0.); .ptf=NA( 0.); .tf=NA( 0.); .tr=NA( 0.); .xtf=NA( 0.); .xtb=NA( 0.); .xti=NA( 3.); .eg=NA( 1.11);
  19 endparmset
  20
  21 module dumb_resistor (a,b);
  22 resistor #(.r(r)) R1 (.p(a),.n(b));
  23 endmodule // dumb_resistor
  24
  25 module foo (vcc,in,out);
  26 resistor #(.r(z)) Rc (.p(c),.n(vcc));
  27 zz #(.area(NA( 1.))) q1 (.c(c),.b(b),.e(e));
  28 dumb_resistor #(.r(abs(-z)/10)) Re (.a(e),.b(0));
  29 resistor #(.r(100k)) Rb1 (.p(b),.n(vcc));
  30 dumb_resistor #(.r(r)) Rb2 (.a(b),.b(0));
  31 capacitor #(.c(1u)) Cin (.p(b),.n(in));
  32 capacitor #(.c(1u)) Cout (.p(c),.n(0));
  33 resistor #(.r(100k)) Rin (.p(in),.n(0));
  34 resistor #(.r(100k)) Rout (.p(out),.n(0));
  35 endmodule // foo
  36
  37 foo #(.r(10k)) X1 (.vcc(V_cc),.in(amp_in),.out(out));
  38 resistor #(.r(10*(1-gain))) Rin1 (.p(in),.n(amp_in));
  39 resistor #(.r(10*gain)) Rin2 (.p(amp_in),.n(0));
  40 vsource_value #() Vcc (.p(V_cc),.n(0));
  41 vsource_value #() Vin (.p(in),.n(0));
  42 #           v(V_cc)    v(in)      v(out)     iter(0)    vc(X1.q1)  vce(X1.q1)
  43  27.        20.        0.         0.         16.        10.505     9.546
  44 #Freq       v(V_cc)    v(in)      v(amp_in)  v(out)
  45  1.K        18.17p     0.2        0.099968   0.
  46 #           v(V_cc)    v(in)      v(out)     iter(0)    vc(X1.q1)  vce(X1.q1)
  47  27.        20.        0.         0.         16.        10.505     9.546
  48 #Freq       v(V_cc)    v(in)      v(amp_in)  v(out)
  49  1.K        18.17p     0.2        0.099968   0.