attributes.txt

   1
   2 ATTRIBUTE NAMING CONVENTIONS
   3
   4 Attributes that are specific to Icarus Verilog, and are intended to be
   5 of use to programmers, start with the prefix "ivl_".
   6
   7 Attributes with the "_ivl_" prefix are set aside for internal
   8 use. They may be generated internally by the compiler. They need not
   9 be documented here.
  10
  11 ATTRIBUTES TO CONTROL SYNTHESIS
  12
  13 The following is a summary of Verilog attributes that Icarus Verilog
  14 understands within Verilog source files to control synthesis
  15 behavior. This section documents generic synthesis attributes. For
  16 target specific attributes, see target specific documentation.
  17
  18 These attributes only effect the behavior of the synthesizer. For
  19 example, the ivl_combinational will not generate an error message
  20 if the Verilog is being compiled for simulation. (It may generate a
  21 warning.)
  22
  23
  24 * Attributes for "always" and "initial" statements
  25
  26 (* ivl_combinational *)
  27
  28     This attribute tells the compiler that the statement models
  29     combinational logic. If the compiler finds that it cannot make
  30     combinational logic out of a marked always statement, it will
  31     report an error.
  32
  33     This attribute can be used to prevent accidentally inferring
  34     latches or flip-flops where the user intended combinational
  35     logic.
  36
  37 (* ivl_synthesis_on *)
  38
  39     This attribute tells the compiler that the marked always statement
  40     is synthesizable. The compiler will attempt to synthesize the
  41     code in the marked "always" statement. If it cannot in any way
  42     synthesize it, then it will report an error.
  43
  44 (* ivl_synthesis_off *)
  45
  46     If this value is attached to an "always" statement, then the
  47     compiler will *not* synthesize the "always" statement. This can be
  48     used, for example, to mark embedded test bench code.
  49
  50
  51 * Attributes for modules
  52
  53 (* ivl_synthesis_cell *)
  54
  55     If this value is attached to a module during synthesis, that
  56     module will be considered a target architecture primitive, and
  57     its interior will not be synthesized further.  The module can
  58     therefore hold a model for simulation purposes.
  59
  60
  61 * Attributes for signals (wire/reg/integer/tri/etc.)
  62
  63 (* PAD = "<pad assignment list>" *)
  64
  65     If this attribute is attached to a signal that happens to be a
  66     root module port, then targets that support it will use the string
  67     value as a list of pin assignments for the port/signal. The format
  68     is a comma separated list of location tokens, with the format of
  69     the token itself defined by the back-end tools in use.
  70
  71 * Other Attributes
  72
  73 [ none defined yet ]
  74
  75
  76 MISC
  77
  78 (* _ivl_schedule_push *)
  79
  80     If this attribute is attached to a thread object (always or
  81     initial statement) then the vvp code generator will generate code
  82     that causes the scheduler to push this thread at compile time. The
  83     compiler may internally add this attribute to always statements if
  84     it detects that it is combinational. This helps resolve time-0
  85     races.