arch/arm/mach-pxa/sleep.S

   1 /*
   2  * Low-level PXA250/210 sleep/wakeUp support
   3  *
   4  * Initial SA1110 code:
   5  * Copyright (c) 2001 Cliff Brake <cbrake@accelent.com>
   6  *
   7  * Adapted for PXA by Nicolas Pitre:
   8  * Copyright (c) 2002 Monta Vista Software, Inc.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License.
  12  */
  13
  14 #include <linux/config.h>
  15 #include <linux/linkage.h>
  16 #include <asm/assembler.h>
  17 #include <asm/hardware.h>
  18
  19 #include <asm/arch/pxa-regs.h>
  20
  21                 .text
  22
  23 /*
  24  * pxa_cpu_suspend()
  25  *
  26  * Forces CPU into sleep state
  27  */
  28
  29 ENTRY(pxa_cpu_suspend)
  30
  31         mra     r2, r3, acc0
  32         stmfd   sp!, {r2 - r12, lr}             @ save registers on stack
  33
  34         @ get coprocessor registers
  35         mrc     p15, 0, r4, c15, c1, 0          @ CP access reg
  36         mrc     p15, 0, r5, c13, c0, 0          @ PID
  37         mrc     p15, 0, r6, c3, c0, 0           @ domain ID
  38         mrc     p15, 0, r7, c2, c0, 0           @ translation table base addr
  39         mrc     p15, 0, r8, c1, c1, 0           @ auxiliary control reg
  40         mrc     p15, 0, r9, c1, c0, 0           @ control reg
  41
  42         @ store them plus current virtual stack ptr on stack
  43         mov     r10, sp
  44         stmfd   sp!, {r4 - r10}
  45
  46         @ preserve phys address of stack
  47         mov     r0, sp
  48         bl      sleep_phys_sp
  49         ldr     r1, =sleep_save_sp
  50         str     r0, [r1]
  51
  52         @ clean data cache
  53         bl      xscale_flush_kern_cache_all
  54
  55         @ Put the processor to sleep
  56         @ (also workaround for sighting 28071)
  57
  58         @ prepare value for sleep mode
  59         mov     r1, #3                          @ sleep mode
  60
  61         @ prepare to put SDRAM into self-refresh manually
  62         ldr     r4, =MDREFR
  63         ldr     r5, [r4]
  64         orr     r5, r5, #MDREFR_SLFRSH
  65
  66         @ prepare pointer to physical address 0 (virtual mapping in generic.c)
  67         mov     r2, #UNCACHED_PHYS_0
  68
  69         @ Intel PXA255 Specification Update notes problems
  70         @ about suspending with PXBus operating above 133MHz
  71         @ (see Errata 31, GPIO output signals, ... unpredictable in sleep
  72         @
  73         @ We keep the change-down close to the actual suspend on SDRAM
  74         @ as possible to eliminate messing about with the refresh clock
  75         @ as the system will restore with the original speed settings
  76         @
  77         @ Ben Dooks, 13-Sep-2004
  78
  79         ldr     r6, =CCCR
  80         ldr     r8, [r6]                @ keep original value for resume
  81
  82         @ ensure x1 for run and turbo mode with memory clock
  83         bic     r7, r8, #CCCR_M_MASK | CCCR_N_MASK
  84         orr     r7, r7, #(1<<5) | (2<<7)
  85
  86         @ check that the memory frequency is within limits
  87         and     r14, r7, #CCCR_L_MASK
  88         teq     r14, #1
  89         bicne   r7, r7, #CCCR_L_MASK
  90         orrne   r7, r7, #1                      @@ 99.53MHz
  91
  92         @ get ready for the change
  93         @ note, since we are making turbo=run, do not remove the turbo
  94         @ as this may cause non-turbo mode on resume
  95         mrc     p14, 0, r0, c6, c0, 0
  96         bic     r0, r0, #2                      @ clear change bit
  97         mcr     p14, 0, r0, c6, c0, 0
  98         orr     r0, r0, #2                      @ initiate change bit
  99
 100         @ align execution to a cache line
 101         b       1f
 102
 103         .ltorg
 104         .align  5
 105 1:
 106
 107         @ All needed values are now in registers.
 108         @ These last instructions should be in cache
 109
 110         @ initiate the frequency change...
 111         str     r7, [r6]
 112         mcr     p14, 0, r0, c6, c0, 0
 113
 114         @ restore the original cpu speed value for resume
 115         str     r8, [r6]
 116
 117         @ put SDRAM into self-refresh
 118         str     r5, [r4]
 119
 120         @ force address lines low by reading at physical address 0
 121         ldr     r3, [r2]
 122
 123         @ enter sleep mode
 124         mcr     p14, 0, r1, c7, c0, 0
 125
 126 20:     b       20b                             @ loop waiting for sleep
 127
 128 /*
 129  * cpu_pxa_resume()
 130  *
 131  * entry point from bootloader into kernel during resume
 132  *
 133  * Note: Yes, part of the following code is located into the .data section.
 134  *       This is to allow sleep_save_sp to be accessed with a relative load
 135  *       while we can't rely on any MMU translation.  We could have put
 136  *       sleep_save_sp in the .text section as well, but some setups might
 137  *       insist on it to be truly read-only.
 138  */
 139
 140         .data
 141         .align 5
 142 ENTRY(pxa_cpu_resume)
 143         mov     r0, #PSR_I_BIT | PSR_F_BIT | MODE_SVC   @ set SVC, irqs off
 144         msr     cpsr_c, r0
 145
 146         ldr     r0, sleep_save_sp               @ stack phys addr
 147         ldr     r2, =resume_after_mmu           @ its absolute virtual address
 148         ldmfd   r0, {r4 - r9, sp}               @ CP regs + virt stack ptr
 149
 150         mov     r1, #0
 151         mcr     p15, 0, r1, c8, c7, 0           @ invalidate I & D TLBs
 152         mcr     p15, 0, r1, c7, c7, 0           @ invalidate I & D caches, BTB
 153
 154 #ifdef CONFIG_XSCALE_CACHE_ERRATA
 155         bic     r9, r9, #0x0004                 @ see cpu_xscale_proc_init
 156 #endif
 157
 158         mcr     p15, 0, r4, c15, c1, 0          @ CP access reg
 159         mcr     p15, 0, r5, c13, c0, 0          @ PID
 160         mcr     p15, 0, r6, c3, c0, 0           @ domain ID
 161         mcr     p15, 0, r7, c2, c0, 0           @ translation table base addr
 162         mcr     p15, 0, r8, c1, c1, 0           @ auxiliary control reg
 163         b       resume_turn_on_mmu              @ cache align execution
 164
 165         .align 5
 166 resume_turn_on_mmu:
 167         mcr     p15, 0, r9, c1, c0, 0           @ turn on MMU, caches, etc.
 168
 169         @ Let us ensure we jump to resume_after_mmu only when the mcr above
 170         @ actually took effect.  They call it the "cpwait" operation.
 171         mrc     p15, 0, r1, c2, c0, 0           @ queue a dependency on CP15
 172         sub     pc, r2, r1, lsr #32             @ jump to virtual addr
 173         nop
 174         nop
 175         nop
 176
 177 sleep_save_sp:
 178         .word   0                               @ preserve stack phys ptr here
 179
 180         .text
 181 resume_after_mmu:
 182 #ifdef CONFIG_XSCALE_CACHE_ERRATA
 183         bl      cpu_xscale_proc_init
 184 #endif
 185         ldmfd   sp!, {r2, r3}
 186         mar     acc0, r2, r3
 187         ldmfd   sp!, {r4 - r12, pc}             @ return to caller
 188
 189