arch/cris/arch-v32/lib/dram_init.S

   1 /* $Id: dram_init.S,v 1.4 2005/04/24 18:48:32 starvik Exp $
   2  *
   3  * DRAM/SDRAM initialization - alter with care
   4  * This file is intended to be included from other assembler files
   5  *
   6  * Note: This file may not modify r8 or r9 because they are used to
   7  * carry information from the decompresser to the kernel
   8  *
   9  * Copyright (C) 2000-2003 Axis Communications AB
  10  *
  11  * Authors:  Mikael Starvik (starvik@axis.com)
  12  */
  13
  14 /* Just to be certain the config file is included, we include it here
  15  * explicitely instead of depending on it being included in the file that
  16  * uses this code.
  17  */
  18
  19 #include <linux/config.h>
  20 #include <asm/arch/hwregs/asm/reg_map_asm.h>
  21 #include <asm/arch/hwregs/asm/bif_core_defs_asm.h>
  22
  23         ;; WARNING! The registers r8 and r9 are used as parameters carrying
  24         ;; information from the decompressor (if the kernel was compressed).
  25         ;; They should not be used in the code below.
  26
  27         ; Refer to BIF MDS for a description of SDRAM initialization
  28
  29         ; Bank configuration
  30         move.d   REG_ADDR(bif_core, regi_bif_core, rw_sdram_cfg_grp0), $r0
  31         move.d   CONFIG_ETRAX_SDRAM_GRP0_CONFIG, $r1
  32         move.d   $r1, [$r0]
  33         move.d   REG_ADDR(bif_core, regi_bif_core, rw_sdram_cfg_grp1), $r0
  34         move.d   CONFIG_ETRAX_SDRAM_GRP1_CONFIG, $r1
  35         move.d   $r1, [$r0]
  36
  37         ; Calculate value of mrs_data
  38         ; CAS latency = 2 && bus_width = 32 => 0x40
  39         ; CAS latency = 3 && bus_width = 32 => 0x60
  40         ; CAS latency = 2 && bus_width = 16 => 0x20
  41         ; CAS latency = 3 && bus_width = 16 => 0x30
  42
  43         ; Check if value is already supplied in kernel config
  44         move.d   CONFIG_ETRAX_SDRAM_COMMAND, $r2
  45         bne      _set_timing
  46         nop
  47
  48         move.d   0x40, $r4       ; Assume 32 bits and CAS latency = 2
  49         move.d   CONFIG_ETRAX_SDRAM_TIMING, $r1
  50         and.d    0x07, $r1       ; Get CAS latency
  51         cmpq     2, $r1          ; CL = 2 ?
  52         beq      _bw_check
  53         nop
  54         move.d   0x60, $r4
  55
  56 _bw_check:
  57         ; Assume that group 0 width is equal to group 1. This assumption
  58         ; is wrong for a group 1 only hardware (such as the grand old
  59         ; StorPoint+).
  60         move.d   CONFIG_ETRAX_SDRAM_GRP0_CONFIG, $r1
  61         and.d    0x200, $r1     ; DRAM width is bit 9
  62         beq      _set_timing
  63         lslq     2, $r4         ;  mrs_data starts at bit 2
  64         lsrq     1, $r4         ;  16 bits. Shift down value.
  65
  66         ; Set timing parameters (refresh off to avoid Guinness TR 83)
  67 _set_timing:
  68         move.d   CONFIG_ETRAX_SDRAM_TIMING, $r1
  69         and.d    ~(3 << reg_bif_core_rw_sdram_timing___ref___lsb), $r1
  70         move.d   REG_ADDR(bif_core, regi_bif_core, rw_sdram_timing), $r0
  71         move.d   $r1, [$r0]
  72
  73         ; Issue NOP command
  74         move.d REG_ADDR(bif_core, regi_bif_core, rw_sdram_cmd), $r5
  75         moveq regk_bif_core_nop, $r1
  76         move.d $r1, [$r5]
  77
  78         ; Wait 200us
  79         move.d   10000, $r2
  80 1:      bne      1b
  81         subq     1, $r2
  82
  83         ; Issue initialization command sequence
  84         move.d   _sdram_commands_start, $r2
  85         and.d    0x000fffff, $r2 ; Make sure commands are read from flash
  86         move.d   _sdram_commands_end,  $r3
  87         and.d    0x000fffff, $r3
  88 1:      clear.d  $r6
  89         move.b   [$r2+], $r6    ; Load command
  90         or.d     $r4, $r6       ; Add calculated mrs
  91         move.d   $r6, [$r5]     ; Write rw_sdram_cmd
  92         ; Wait 80 ns between each command
  93         move.d   4000, $r7
  94 2:      bne      2b
  95         subq     1, $r7
  96         cmp.d    $r2, $r3       ; Last command?
  97         bne      1b
  98         nop
  99
 100         ; Start refresh
 101         move.d   CONFIG_ETRAX_SDRAM_TIMING, $r1
 102         move.d   REG_ADDR(bif_core, regi_bif_core, rw_sdram_timing), $r0
 103         move.d   $r1, [$r0]
 104
 105         ; Initialization finished
 106         ba       _sdram_commands_end
 107         nop
 108
 109 _sdram_commands_start:
 110         .byte   regk_bif_core_pre ; Precharge
 111         .byte   regk_bif_core_ref ; refresh
 112         .byte   regk_bif_core_ref ; refresh
 113         .byte   regk_bif_core_ref ; refresh
 114         .byte   regk_bif_core_ref ; refresh
 115         .byte   regk_bif_core_ref ; refresh
 116         .byte   regk_bif_core_ref ; refresh
 117         .byte   regk_bif_core_ref ; refresh
 118         .byte   regk_bif_core_ref ; refresh
 119         .byte   regk_bif_core_mrs ; mrs
 120 _sdram_commands_end: