drivers/pci/host/pci-exynos.c

   1 /*
   2  * PCIe host controller driver for Samsung EXYNOS SoCs
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #include <linux/clk.h>
  15 #include <linux/delay.h>
  16 #include <linux/gpio.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/kernel.h>
  19 #include <linux/module.h>
  20 #include <linux/of_gpio.h>
  21 #include <linux/pci.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/resource.h>
  24 #include <linux/signal.h>
  25 #include <linux/types.h>
  26
  27 #include "pcie-designware.h"
  28
  29 #define to_exynos_pcie(x)       container_of(x, struct exynos_pcie, pp)
  30
  31 struct exynos_pcie {
  32         void __iomem            *elbi_base;
  33         void __iomem            *phy_base;
  34         void __iomem            *block_base;
  35         int                     reset_gpio;
  36         struct clk              *clk;
  37         struct clk              *bus_clk;
  38         struct pcie_port        pp;
  39 };
  40
  41 /* PCIe ELBI registers */
  42 #define PCIE_IRQ_PULSE                  0x000
  43 #define IRQ_INTA_ASSERT                 (0x1 << 0)
  44 #define IRQ_INTB_ASSERT                 (0x1 << 2)
  45 #define IRQ_INTC_ASSERT                 (0x1 << 4)
  46 #define IRQ_INTD_ASSERT                 (0x1 << 6)
  47 #define PCIE_IRQ_LEVEL                  0x004
  48 #define PCIE_IRQ_SPECIAL                0x008
  49 #define PCIE_IRQ_EN_PULSE               0x00c
  50 #define PCIE_IRQ_EN_LEVEL               0x010
  51 #define IRQ_MSI_ENABLE                  (0x1 << 2)
  52 #define PCIE_IRQ_EN_SPECIAL             0x014
  53 #define PCIE_PWR_RESET                  0x018
  54 #define PCIE_CORE_RESET                 0x01c
  55 #define PCIE_CORE_RESET_ENABLE          (0x1 << 0)
  56 #define PCIE_STICKY_RESET               0x020
  57 #define PCIE_NONSTICKY_RESET            0x024
  58 #define PCIE_APP_INIT_RESET             0x028
  59 #define PCIE_APP_LTSSM_ENABLE           0x02c
  60 #define PCIE_ELBI_RDLH_LINKUP           0x064
  61 #define PCIE_ELBI_LTSSM_ENABLE          0x1
  62 #define PCIE_ELBI_SLV_AWMISC            0x11c
  63 #define PCIE_ELBI_SLV_ARMISC            0x120
  64 #define PCIE_ELBI_SLV_DBI_ENABLE        (0x1 << 21)
  65
  66 /* PCIe Purple registers */
  67 #define PCIE_PHY_GLOBAL_RESET           0x000
  68 #define PCIE_PHY_COMMON_RESET           0x004
  69 #define PCIE_PHY_CMN_REG                0x008
  70 #define PCIE_PHY_MAC_RESET              0x00c
  71 #define PCIE_PHY_PLL_LOCKED             0x010
  72 #define PCIE_PHY_TRSVREG_RESET          0x020
  73 #define PCIE_PHY_TRSV_RESET             0x024
  74
  75 /* PCIe PHY registers */
  76 #define PCIE_PHY_IMPEDANCE              0x004
  77 #define PCIE_PHY_PLL_DIV_0              0x008
  78 #define PCIE_PHY_PLL_BIAS               0x00c
  79 #define PCIE_PHY_DCC_FEEDBACK           0x014
  80 #define PCIE_PHY_PLL_DIV_1              0x05c
  81 #define PCIE_PHY_COMMON_POWER           0x064
  82 #define PCIE_PHY_COMMON_PD_CMN          (0x1 << 3)
  83 #define PCIE_PHY_TRSV0_EMP_LVL          0x084
  84 #define PCIE_PHY_TRSV0_DRV_LVL          0x088
  85 #define PCIE_PHY_TRSV0_RXCDR            0x0ac
  86 #define PCIE_PHY_TRSV0_POWER            0x0c4
  87 #define PCIE_PHY_TRSV0_PD_TSV           (0x1 << 7)
  88 #define PCIE_PHY_TRSV0_LVCC             0x0dc
  89 #define PCIE_PHY_TRSV1_EMP_LVL          0x144
  90 #define PCIE_PHY_TRSV1_RXCDR            0x16c
  91 #define PCIE_PHY_TRSV1_POWER            0x184
  92 #define PCIE_PHY_TRSV1_PD_TSV           (0x1 << 7)
  93 #define PCIE_PHY_TRSV1_LVCC             0x19c
  94 #define PCIE_PHY_TRSV2_EMP_LVL          0x204
  95 #define PCIE_PHY_TRSV2_RXCDR            0x22c
  96 #define PCIE_PHY_TRSV2_POWER            0x244
  97 #define PCIE_PHY_TRSV2_PD_TSV           (0x1 << 7)
  98 #define PCIE_PHY_TRSV2_LVCC             0x25c
  99 #define PCIE_PHY_TRSV3_EMP_LVL          0x2c4
 100 #define PCIE_PHY_TRSV3_RXCDR            0x2ec
 101 #define PCIE_PHY_TRSV3_POWER            0x304
 102 #define PCIE_PHY_TRSV3_PD_TSV           (0x1 << 7)
 103 #define PCIE_PHY_TRSV3_LVCC             0x31c
 104
 105 static inline void exynos_elb_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
 106 {
 107         writel(val, pcie->elbi_base + reg);
 108 }
 109
 110 static inline u32 exynos_elb_readl(struct exynos_pcie *pcie, u32 reg)
 111 {
 112         return readl(pcie->elbi_base + reg);
 113 }
 114
 115 static inline void exynos_phy_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
 116 {
 117         writel(val, pcie->phy_base + reg);
 118 }
 119
 120 static inline u32 exynos_phy_readl(struct exynos_pcie *pcie, u32 reg)
 121 {
 122         return readl(pcie->phy_base + reg);
 123 }
 124
 125 static inline void exynos_blk_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
 126 {
 127         writel(val, pcie->block_base + reg);
 128 }
 129
 130 static inline u32 exynos_blk_readl(struct exynos_pcie *pcie, u32 reg)
 131 {
 132         return readl(pcie->block_base + reg);
 133 }
 134
 135 static void exynos_pcie_sideband_dbi_w_mode(struct pcie_port *pp, bool on)
 136 {
 137         u32 val;
 138         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 139
 140         if (on) {
 141                 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
 142                 val |= PCIE_ELBI_SLV_DBI_ENABLE;
 143                 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
 144         } else {
 145                 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
 146                 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
 147                 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
 148         }
 149 }
 150
 151 static void exynos_pcie_sideband_dbi_r_mode(struct pcie_port *pp, bool on)
 152 {
 153         u32 val;
 154         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 155
 156         if (on) {
 157                 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
 158                 val |= PCIE_ELBI_SLV_DBI_ENABLE;
 159                 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
 160         } else {
 161                 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
 162                 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
 163                 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
 164         }
 165 }
 166
 167 static void exynos_pcie_assert_core_reset(struct pcie_port *pp)
 168 {
 169         u32 val;
 170         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 171
 172         val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
 173         val &= ~PCIE_CORE_RESET_ENABLE;
 174         exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
 175         exynos_elb_writel(exynos_pcie, 0, PCIE_PWR_RESET);
 176         exynos_elb_writel(exynos_pcie, 0, PCIE_STICKY_RESET);
 177         exynos_elb_writel(exynos_pcie, 0, PCIE_NONSTICKY_RESET);
 178 }
 179
 180 static void exynos_pcie_deassert_core_reset(struct pcie_port *pp)
 181 {
 182         u32 val;
 183         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 184
 185         val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
 186         val |= PCIE_CORE_RESET_ENABLE;
 187
 188         exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
 189         exynos_elb_writel(exynos_pcie, 1, PCIE_STICKY_RESET);
 190         exynos_elb_writel(exynos_pcie, 1, PCIE_NONSTICKY_RESET);
 191         exynos_elb_writel(exynos_pcie, 1, PCIE_APP_INIT_RESET);
 192         exynos_elb_writel(exynos_pcie, 0, PCIE_APP_INIT_RESET);
 193         exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_MAC_RESET);
 194 }
 195
 196 static void exynos_pcie_assert_phy_reset(struct pcie_port *pp)
 197 {
 198         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 199
 200         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_MAC_RESET);
 201         exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_GLOBAL_RESET);
 202 }
 203
 204 static void exynos_pcie_deassert_phy_reset(struct pcie_port *pp)
 205 {
 206         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 207
 208         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_GLOBAL_RESET);
 209         exynos_elb_writel(exynos_pcie, 1, PCIE_PWR_RESET);
 210         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
 211         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_CMN_REG);
 212         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSVREG_RESET);
 213         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSV_RESET);
 214 }
 215
 216 static void exynos_pcie_power_on_phy(struct pcie_port *pp)
 217 {
 218         u32 val;
 219         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 220
 221         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
 222         val &= ~PCIE_PHY_COMMON_PD_CMN;
 223         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
 224
 225         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
 226         val &= ~PCIE_PHY_TRSV0_PD_TSV;
 227         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
 228
 229         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
 230         val &= ~PCIE_PHY_TRSV1_PD_TSV;
 231         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
 232
 233         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
 234         val &= ~PCIE_PHY_TRSV2_PD_TSV;
 235         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
 236
 237         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
 238         val &= ~PCIE_PHY_TRSV3_PD_TSV;
 239         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
 240 }
 241
 242 static void exynos_pcie_power_off_phy(struct pcie_port *pp)
 243 {
 244         u32 val;
 245         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 246
 247         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
 248         val |= PCIE_PHY_COMMON_PD_CMN;
 249         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
 250
 251         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
 252         val |= PCIE_PHY_TRSV0_PD_TSV;
 253         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
 254
 255         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
 256         val |= PCIE_PHY_TRSV1_PD_TSV;
 257         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
 258
 259         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
 260         val |= PCIE_PHY_TRSV2_PD_TSV;
 261         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
 262
 263         val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
 264         val |= PCIE_PHY_TRSV3_PD_TSV;
 265         exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
 266 }
 267
 268 static void exynos_pcie_init_phy(struct pcie_port *pp)
 269 {
 270         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 271
 272         /* DCC feedback control off */
 273         exynos_phy_writel(exynos_pcie, 0x29, PCIE_PHY_DCC_FEEDBACK);
 274
 275         /* set TX/RX impedance */
 276         exynos_phy_writel(exynos_pcie, 0xd5, PCIE_PHY_IMPEDANCE);
 277
 278         /* set 50Mhz PHY clock */
 279         exynos_phy_writel(exynos_pcie, 0x14, PCIE_PHY_PLL_DIV_0);
 280         exynos_phy_writel(exynos_pcie, 0x12, PCIE_PHY_PLL_DIV_1);
 281
 282         /* set TX Differential output for lane 0 */
 283         exynos_phy_writel(exynos_pcie, 0x7f, PCIE_PHY_TRSV0_DRV_LVL);
 284
 285         /* set TX Pre-emphasis Level Control for lane 0 to minimum */
 286         exynos_phy_writel(exynos_pcie, 0x0, PCIE_PHY_TRSV0_EMP_LVL);
 287
 288         /* set RX clock and data recovery bandwidth */
 289         exynos_phy_writel(exynos_pcie, 0xe7, PCIE_PHY_PLL_BIAS);
 290         exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV0_RXCDR);
 291         exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV1_RXCDR);
 292         exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV2_RXCDR);
 293         exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV3_RXCDR);
 294
 295         /* change TX Pre-emphasis Level Control for lanes */
 296         exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV0_EMP_LVL);
 297         exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV1_EMP_LVL);
 298         exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV2_EMP_LVL);
 299         exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV3_EMP_LVL);
 300
 301         /* set LVCC */
 302         exynos_phy_writel(exynos_pcie, 0x20, PCIE_PHY_TRSV0_LVCC);
 303         exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV1_LVCC);
 304         exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV2_LVCC);
 305         exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV3_LVCC);
 306 }
 307
 308 static void exynos_pcie_assert_reset(struct pcie_port *pp)
 309 {
 310         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 311
 312         if (exynos_pcie->reset_gpio >= 0)
 313                 devm_gpio_request_one(pp->dev, exynos_pcie->reset_gpio,
 314                                 GPIOF_OUT_INIT_HIGH, "RESET");
 315 }
 316
 317 static int exynos_pcie_establish_link(struct pcie_port *pp)
 318 {
 319         u32 val;
 320         int count = 0;
 321         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 322
 323         if (dw_pcie_link_up(pp)) {
 324                 dev_err(pp->dev, "Link already up\n");
 325                 return 0;
 326         }
 327
 328         /* assert reset signals */
 329         exynos_pcie_assert_core_reset(pp);
 330         exynos_pcie_assert_phy_reset(pp);
 331
 332         /* de-assert phy reset */
 333         exynos_pcie_deassert_phy_reset(pp);
 334
 335         /* power on phy */
 336         exynos_pcie_power_on_phy(pp);
 337
 338         /* initialize phy */
 339         exynos_pcie_init_phy(pp);
 340
 341         /* pulse for common reset */
 342         exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_COMMON_RESET);
 343         udelay(500);
 344         exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
 345
 346         /* de-assert core reset */
 347         exynos_pcie_deassert_core_reset(pp);
 348
 349         /* setup root complex */
 350         dw_pcie_setup_rc(pp);
 351
 352         /* assert reset signal */
 353         exynos_pcie_assert_reset(pp);
 354
 355         /* assert LTSSM enable */
 356         exynos_elb_writel(exynos_pcie, PCIE_ELBI_LTSSM_ENABLE,
 357                           PCIE_APP_LTSSM_ENABLE);
 358
 359         /* check if the link is up or not */
 360         while (!dw_pcie_link_up(pp)) {
 361                 mdelay(100);
 362                 count++;
 363                 if (count == 10) {
 364                         while (exynos_phy_readl(exynos_pcie,
 365                                                 PCIE_PHY_PLL_LOCKED) == 0) {
 366                                 val = exynos_blk_readl(exynos_pcie,
 367                                                        PCIE_PHY_PLL_LOCKED);
 368                                 dev_info(pp->dev, "PLL Locked: 0x%x\n", val);
 369                         }
 370                         /* power off phy */
 371                         exynos_pcie_power_off_phy(pp);
 372
 373                         dev_err(pp->dev, "PCIe Link Fail\n");
 374                         return -EINVAL;
 375                 }
 376         }
 377
 378         dev_info(pp->dev, "Link up\n");
 379
 380         return 0;
 381 }
 382
 383 static void exynos_pcie_clear_irq_pulse(struct pcie_port *pp)
 384 {
 385         u32 val;
 386         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 387
 388         val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE);
 389         exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE);
 390 }
 391
 392 static void exynos_pcie_enable_irq_pulse(struct pcie_port *pp)
 393 {
 394         u32 val;
 395         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 396
 397         /* enable INTX interrupt */
 398         val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
 399                 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT,
 400         exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_PULSE);
 401 }
 402
 403 static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
 404 {
 405         struct pcie_port *pp = arg;
 406
 407         exynos_pcie_clear_irq_pulse(pp);
 408         return IRQ_HANDLED;
 409 }
 410
 411 static irqreturn_t exynos_pcie_msi_irq_handler(int irq, void *arg)
 412 {
 413         struct pcie_port *pp = arg;
 414
 415         return dw_handle_msi_irq(pp);
 416 }
 417
 418 static void exynos_pcie_msi_init(struct pcie_port *pp)
 419 {
 420         u32 val;
 421         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 422
 423         dw_pcie_msi_init(pp);
 424
 425         /* enable MSI interrupt */
 426         val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL);
 427         val |= IRQ_MSI_ENABLE;
 428         exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL);
 429 }
 430
 431 static void exynos_pcie_enable_interrupts(struct pcie_port *pp)
 432 {
 433         exynos_pcie_enable_irq_pulse(pp);
 434
 435         if (IS_ENABLED(CONFIG_PCI_MSI))
 436                 exynos_pcie_msi_init(pp);
 437 }
 438
 439 static inline void exynos_pcie_readl_rc(struct pcie_port *pp,
 440                                         void __iomem *dbi_base, u32 *val)
 441 {
 442         exynos_pcie_sideband_dbi_r_mode(pp, true);
 443         *val = readl(dbi_base);
 444         exynos_pcie_sideband_dbi_r_mode(pp, false);
 445 }
 446
 447 static inline void exynos_pcie_writel_rc(struct pcie_port *pp,
 448                                         u32 val, void __iomem *dbi_base)
 449 {
 450         exynos_pcie_sideband_dbi_w_mode(pp, true);
 451         writel(val, dbi_base);
 452         exynos_pcie_sideband_dbi_w_mode(pp, false);
 453 }
 454
 455 static int exynos_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
 456                                 u32 *val)
 457 {
 458         int ret;
 459
 460         exynos_pcie_sideband_dbi_r_mode(pp, true);
 461         ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where, size, val);
 462         exynos_pcie_sideband_dbi_r_mode(pp, false);
 463         return ret;
 464 }
 465
 466 static int exynos_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
 467                                 u32 val)
 468 {
 469         int ret;
 470
 471         exynos_pcie_sideband_dbi_w_mode(pp, true);
 472         ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3),
 473                         where, size, val);
 474         exynos_pcie_sideband_dbi_w_mode(pp, false);
 475         return ret;
 476 }
 477
 478 static int exynos_pcie_link_up(struct pcie_port *pp)
 479 {
 480         struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
 481         u32 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_RDLH_LINKUP);
 482
 483         if (val == PCIE_ELBI_LTSSM_ENABLE)
 484                 return 1;
 485
 486         return 0;
 487 }
 488
 489 static void exynos_pcie_host_init(struct pcie_port *pp)
 490 {
 491         exynos_pcie_establish_link(pp);
 492         exynos_pcie_enable_interrupts(pp);
 493 }
 494
 495 static struct pcie_host_ops exynos_pcie_host_ops = {
 496         .readl_rc = exynos_pcie_readl_rc,
 497         .writel_rc = exynos_pcie_writel_rc,
 498         .rd_own_conf = exynos_pcie_rd_own_conf,
 499         .wr_own_conf = exynos_pcie_wr_own_conf,
 500         .link_up = exynos_pcie_link_up,
 501         .host_init = exynos_pcie_host_init,
 502 };
 503
 504 static int __init exynos_add_pcie_port(struct pcie_port *pp,
 505                                        struct platform_device *pdev)
 506 {
 507         int ret;
 508
 509         pp->irq = platform_get_irq(pdev, 1);
 510         if (!pp->irq) {
 511                 dev_err(&pdev->dev, "failed to get irq\n");
 512                 return -ENODEV;
 513         }
 514         ret = devm_request_irq(&pdev->dev, pp->irq, exynos_pcie_irq_handler,
 515                                 IRQF_SHARED, "exynos-pcie", pp);
 516         if (ret) {
 517                 dev_err(&pdev->dev, "failed to request irq\n");
 518                 return ret;
 519         }
 520
 521         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 522                 pp->msi_irq = platform_get_irq(pdev, 0);
 523                 if (!pp->msi_irq) {
 524                         dev_err(&pdev->dev, "failed to get msi irq\n");
 525                         return -ENODEV;
 526                 }
 527
 528                 ret = devm_request_irq(&pdev->dev, pp->msi_irq,
 529                                         exynos_pcie_msi_irq_handler,
 530                                         IRQF_SHARED, "exynos-pcie", pp);
 531                 if (ret) {
 532                         dev_err(&pdev->dev, "failed to request msi irq\n");
 533                         return ret;
 534                 }
 535         }
 536
 537         pp->root_bus_nr = -1;
 538         pp->ops = &exynos_pcie_host_ops;
 539
 540         ret = dw_pcie_host_init(pp);
 541         if (ret) {
 542                 dev_err(&pdev->dev, "failed to initialize host\n");
 543                 return ret;
 544         }
 545
 546         return 0;
 547 }
 548
 549 static int __init exynos_pcie_probe(struct platform_device *pdev)
 550 {
 551         struct exynos_pcie *exynos_pcie;
 552         struct pcie_port *pp;
 553         struct device_node *np = pdev->dev.of_node;
 554         struct resource *elbi_base;
 555         struct resource *phy_base;
 556         struct resource *block_base;
 557         int ret;
 558
 559         exynos_pcie = devm_kzalloc(&pdev->dev, sizeof(*exynos_pcie),
 560                                 GFP_KERNEL);
 561         if (!exynos_pcie)
 562                 return -ENOMEM;
 563
 564         pp = &exynos_pcie->pp;
 565
 566         pp->dev = &pdev->dev;
 567
 568         exynos_pcie->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0);
 569
 570         exynos_pcie->clk = devm_clk_get(&pdev->dev, "pcie");
 571         if (IS_ERR(exynos_pcie->clk)) {
 572                 dev_err(&pdev->dev, "Failed to get pcie rc clock\n");
 573                 return PTR_ERR(exynos_pcie->clk);
 574         }
 575         ret = clk_prepare_enable(exynos_pcie->clk);
 576         if (ret)
 577                 return ret;
 578
 579         exynos_pcie->bus_clk = devm_clk_get(&pdev->dev, "pcie_bus");
 580         if (IS_ERR(exynos_pcie->bus_clk)) {
 581                 dev_err(&pdev->dev, "Failed to get pcie bus clock\n");
 582                 ret = PTR_ERR(exynos_pcie->bus_clk);
 583                 goto fail_clk;
 584         }
 585         ret = clk_prepare_enable(exynos_pcie->bus_clk);
 586         if (ret)
 587                 goto fail_clk;
 588
 589         elbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 590         exynos_pcie->elbi_base = devm_ioremap_resource(&pdev->dev, elbi_base);
 591         if (IS_ERR(exynos_pcie->elbi_base)) {
 592                 ret = PTR_ERR(exynos_pcie->elbi_base);
 593                 goto fail_bus_clk;
 594         }
 595
 596         phy_base = platform_get_resource(pdev, IORESOURCE_MEM, 1);
 597         exynos_pcie->phy_base = devm_ioremap_resource(&pdev->dev, phy_base);
 598         if (IS_ERR(exynos_pcie->phy_base)) {
 599                 ret = PTR_ERR(exynos_pcie->phy_base);
 600                 goto fail_bus_clk;
 601         }
 602
 603         block_base = platform_get_resource(pdev, IORESOURCE_MEM, 2);
 604         exynos_pcie->block_base = devm_ioremap_resource(&pdev->dev, block_base);
 605         if (IS_ERR(exynos_pcie->block_base)) {
 606                 ret = PTR_ERR(exynos_pcie->block_base);
 607                 goto fail_bus_clk;
 608         }
 609
 610         ret = exynos_add_pcie_port(pp, pdev);
 611         if (ret < 0)
 612                 goto fail_bus_clk;
 613
 614         platform_set_drvdata(pdev, exynos_pcie);
 615         return 0;
 616
 617 fail_bus_clk:
 618         clk_disable_unprepare(exynos_pcie->bus_clk);
 619 fail_clk:
 620         clk_disable_unprepare(exynos_pcie->clk);
 621         return ret;
 622 }
 623
 624 static int __exit exynos_pcie_remove(struct platform_device *pdev)
 625 {
 626         struct exynos_pcie *exynos_pcie = platform_get_drvdata(pdev);
 627
 628         clk_disable_unprepare(exynos_pcie->bus_clk);
 629         clk_disable_unprepare(exynos_pcie->clk);
 630
 631         return 0;
 632 }
 633
 634 static const struct of_device_id exynos_pcie_of_match[] = {
 635         { .compatible = "samsung,exynos5440-pcie", },
 636         {},
 637 };
 638 MODULE_DEVICE_TABLE(of, exynos_pcie_of_match);
 639
 640 static struct platform_driver exynos_pcie_driver = {
 641         .remove         = __exit_p(exynos_pcie_remove),
 642         .driver = {
 643                 .name   = "exynos-pcie",
 644                 .owner  = THIS_MODULE,
 645                 .of_match_table = exynos_pcie_of_match,
 646         },
 647 };
 648
 649 /* Exynos PCIe driver does not allow module unload */
 650
 651 static int __init exynos_pcie_init(void)
 652 {
 653         return platform_driver_probe(&exynos_pcie_driver, exynos_pcie_probe);
 654 }
 655 subsys_initcall(exynos_pcie_init);
 656
 657 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
 658 MODULE_DESCRIPTION("Samsung PCIe host controller driver");
 659 MODULE_LICENSE("GPL v2");