arch/arm/mach-omap2/sram34xx.S

   1 /*
   2  * linux/arch/arm/mach-omap3/sram.S
   3  *
   4  * Omap3 specific functions that need to be run in internal SRAM
   5  *
   6  * Copyright (C) 2004, 2007, 2008 Texas Instruments, Inc.
   7  * Copyright (C) 2008 Nokia Corporation
   8  *
   9  * Rajendra Nayak <rnayak@ti.com>
  10  * Richard Woodruff <r-woodruff2@ti.com>
  11  * Paul Walmsley
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR /PURPOSE. See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28 #include <linux/linkage.h>
  29 #include <asm/assembler.h>
  30 #include <mach/hardware.h>
  31
  32 #include <mach/io.h>
  33
  34 #include "sdrc.h"
  35 #include "cm2xxx_3xxx.h"
  36
  37         .text
  38
  39 /* r1 parameters */
  40 #define SDRC_NO_UNLOCK_DLL              0x0
  41 #define SDRC_UNLOCK_DLL                 0x1
  42
  43 /* SDRC_DLLA_CTRL bit settings */
  44 #define FIXEDDELAY_SHIFT                24
  45 #define FIXEDDELAY_MASK                 (0xff << FIXEDDELAY_SHIFT)
  46 #define DLLIDLE_MASK                    0x4
  47
  48 /*
  49  * SDRC_DLLA_CTRL default values: TI hardware team indicates that
  50  * FIXEDDELAY should be initialized to 0xf.  This apparently was
  51  * empirically determined during process testing, so no derivation
  52  * was provided.
  53  */
  54 #define FIXEDDELAY_DEFAULT              (0x0f << FIXEDDELAY_SHIFT)
  55
  56 /* SDRC_DLLA_STATUS bit settings */
  57 #define LOCKSTATUS_MASK                 0x4
  58
  59 /* SDRC_POWER bit settings */
  60 #define SRFRONIDLEREQ_MASK              0x40
  61
  62 /* CM_IDLEST1_CORE bit settings */
  63 #define ST_SDRC_MASK                    0x2
  64
  65 /* CM_ICLKEN1_CORE bit settings */
  66 #define EN_SDRC_MASK                    0x2
  67
  68 /* CM_CLKSEL1_PLL bit settings */
  69 #define CORE_DPLL_CLKOUT_DIV_SHIFT      0x1b
  70
  71 /*
  72  * omap3_sram_configure_core_dpll - change DPLL3 M2 divider
  73  *
  74  * Params passed in registers:
  75  *  r0 = new M2 divider setting (only 1 and 2 supported right now)
  76  *  r1 = unlock SDRC DLL? (1 = yes, 0 = no).  Only unlock DLL for
  77  *      SDRC rates < 83MHz
  78  *  r2 = number of MPU cycles to wait for SDRC to stabilize after
  79  *      reprogramming the SDRC when switching to a slower MPU speed
  80  *  r3 = increasing SDRC rate? (1 = yes, 0 = no)
  81  *
  82  * Params passed via the stack. The needed params will be copied in SRAM
  83  *  before use by the code in SRAM (SDRAM is not accessible during SDRC
  84  *  reconfiguration):
  85  *  new SDRC_RFR_CTRL_0 register contents
  86  *  new SDRC_ACTIM_CTRL_A_0 register contents
  87  *  new SDRC_ACTIM_CTRL_B_0 register contents
  88  *  new SDRC_MR_0 register value
  89  *  new SDRC_RFR_CTRL_1 register contents
  90  *  new SDRC_ACTIM_CTRL_A_1 register contents
  91  *  new SDRC_ACTIM_CTRL_B_1 register contents
  92  *  new SDRC_MR_1 register value
  93  *
  94  * If the param SDRC_RFR_CTRL_1 is 0, the parameters are not programmed into
  95  * the SDRC CS1 registers
  96  *
  97  * NOTE: This code no longer attempts to program the SDRC AC timing and MR
  98  * registers.  This is because the code currently cannot ensure that all
  99  * L3 initiators (e.g., sDMA, IVA, DSS DISPC, etc.) are not accessing the
 100  * SDRAM when the registers are written.  If the registers are changed while
 101  * an initiator is accessing SDRAM, memory can be corrupted and/or the SDRC
 102  * may enter an unpredictable state.  In the future, the intent is to
 103  * re-enable this code in cases where we can ensure that no initiators are
 104  * touching the SDRAM.  Until that time, users who know that their use case
 105  * can satisfy the above requirement can enable the CONFIG_OMAP3_SDRC_AC_TIMING
 106  * option.
 107  *
 108  * Richard Woodruff notes that any changes to this code must be carefully
 109  * audited and tested to ensure that they don't cause a TLB miss while
 110  * the SDRAM is inaccessible.  Such a situation will crash the system
 111  * since it will cause the ARM MMU to attempt to walk the page tables.
 112  * These crashes may be intermittent.
 113  */
 114         .align  3
 115 ENTRY(omap3_sram_configure_core_dpll)
 116         stmfd   sp!, {r1-r12, lr}       @ store regs to stack
 117
 118                                         @ pull the extra args off the stack
 119                                         @  and store them in SRAM
 120         ldr     r4, [sp, #52]
 121         str     r4, omap_sdrc_rfr_ctrl_0_val
 122         ldr     r4, [sp, #56]
 123         str     r4, omap_sdrc_actim_ctrl_a_0_val
 124         ldr     r4, [sp, #60]
 125         str     r4, omap_sdrc_actim_ctrl_b_0_val
 126         ldr     r4, [sp, #64]
 127         str     r4, omap_sdrc_mr_0_val
 128         ldr     r4, [sp, #68]
 129         str     r4, omap_sdrc_rfr_ctrl_1_val
 130         cmp     r4, #0                  @ if SDRC_RFR_CTRL_1 is 0,
 131         beq     skip_cs1_params         @  do not use cs1 params
 132         ldr     r4, [sp, #72]
 133         str     r4, omap_sdrc_actim_ctrl_a_1_val
 134         ldr     r4, [sp, #76]
 135         str     r4, omap_sdrc_actim_ctrl_b_1_val
 136         ldr     r4, [sp, #80]
 137         str     r4, omap_sdrc_mr_1_val
 138 skip_cs1_params:
 139         mrc     p15, 0, r8, c1, c0, 0   @ read ctrl register
 140         bic     r10, r8, #0x800         @ clear Z-bit, disable branch prediction
 141         mcr     p15, 0, r10, c1, c0, 0  @ write ctrl register
 142         dsb                             @ flush buffered writes to interconnect
 143         isb                             @ prevent speculative exec past here
 144         cmp     r3, #1                  @ if increasing SDRC clk rate,
 145         bleq    configure_sdrc          @ program the SDRC regs early (for RFR)
 146         cmp     r1, #SDRC_UNLOCK_DLL    @ set the intended DLL state
 147         bleq    unlock_dll
 148         blne    lock_dll
 149         bl      sdram_in_selfrefresh    @ put SDRAM in self refresh, idle SDRC
 150         bl      configure_core_dpll     @ change the DPLL3 M2 divider
 151         mov     r12, r2
 152         bl      wait_clk_stable         @ wait for SDRC to stabilize
 153         bl      enable_sdrc             @ take SDRC out of idle
 154         cmp     r1, #SDRC_UNLOCK_DLL    @ wait for DLL status to change
 155         bleq    wait_dll_unlock
 156         blne    wait_dll_lock
 157         cmp     r3, #1                  @ if increasing SDRC clk rate,
 158         beq     return_to_sdram         @ return to SDRAM code, otherwise,
 159         bl      configure_sdrc          @ reprogram SDRC regs now
 160 return_to_sdram:
 161         mcr     p15, 0, r8, c1, c0, 0   @ restore ctrl register
 162         isb                             @ prevent speculative exec past here
 163         mov     r0, #0                  @ return value
 164         ldmfd   sp!, {r1-r12, pc}       @ restore regs and return
 165 unlock_dll:
 166         ldr     r11, omap3_sdrc_dlla_ctrl
 167         ldr     r12, [r11]
 168         bic     r12, r12, #FIXEDDELAY_MASK
 169         orr     r12, r12, #FIXEDDELAY_DEFAULT
 170         orr     r12, r12, #DLLIDLE_MASK
 171         str     r12, [r11]              @ (no OCP barrier needed)
 172         bx      lr
 173 lock_dll:
 174         ldr     r11, omap3_sdrc_dlla_ctrl
 175         ldr     r12, [r11]
 176         bic     r12, r12, #DLLIDLE_MASK
 177         str     r12, [r11]              @ (no OCP barrier needed)
 178         bx      lr
 179 sdram_in_selfrefresh:
 180         ldr     r11, omap3_sdrc_power   @ read the SDRC_POWER register
 181         ldr     r12, [r11]              @ read the contents of SDRC_POWER
 182         mov     r9, r12                 @ keep a copy of SDRC_POWER bits
 183         orr     r12, r12, #SRFRONIDLEREQ_MASK   @ enable self refresh on idle
 184         str     r12, [r11]              @ write back to SDRC_POWER register
 185         ldr     r12, [r11]              @ posted-write barrier for SDRC
 186 idle_sdrc:
 187         ldr     r11, omap3_cm_iclken1_core      @ read the CM_ICLKEN1_CORE reg
 188         ldr     r12, [r11]
 189         bic     r12, r12, #EN_SDRC_MASK         @ disable iclk bit for SDRC
 190         str     r12, [r11]
 191 wait_sdrc_idle:
 192         ldr     r11, omap3_cm_idlest1_core
 193         ldr     r12, [r11]
 194         and     r12, r12, #ST_SDRC_MASK         @ check for SDRC idle
 195         cmp     r12, #ST_SDRC_MASK
 196         bne     wait_sdrc_idle
 197         bx      lr
 198 configure_core_dpll:
 199         ldr     r11, omap3_cm_clksel1_pll
 200         ldr     r12, [r11]
 201         ldr     r10, core_m2_mask_val   @ modify m2 for core dpll
 202         and     r12, r12, r10
 203         orr     r12, r12, r0, lsl #CORE_DPLL_CLKOUT_DIV_SHIFT
 204         str     r12, [r11]
 205         ldr     r12, [r11]              @ posted-write barrier for CM
 206         bx      lr
 207 wait_clk_stable:
 208         subs    r12, r12, #1
 209         bne     wait_clk_stable
 210         bx      lr
 211 enable_sdrc:
 212         ldr     r11, omap3_cm_iclken1_core
 213         ldr     r12, [r11]
 214         orr     r12, r12, #EN_SDRC_MASK         @ enable iclk bit for SDRC
 215         str     r12, [r11]
 216 wait_sdrc_idle1:
 217         ldr     r11, omap3_cm_idlest1_core
 218         ldr     r12, [r11]
 219         and     r12, r12, #ST_SDRC_MASK
 220         cmp     r12, #0
 221         bne     wait_sdrc_idle1
 222 restore_sdrc_power_val:
 223         ldr     r11, omap3_sdrc_power
 224         str     r9, [r11]               @ restore SDRC_POWER, no barrier needed
 225         bx      lr
 226 wait_dll_lock:
 227         ldr     r11, omap3_sdrc_dlla_status
 228         ldr     r12, [r11]
 229         and     r12, r12, #LOCKSTATUS_MASK
 230         cmp     r12, #LOCKSTATUS_MASK
 231         bne     wait_dll_lock
 232         bx      lr
 233 wait_dll_unlock:
 234         ldr     r11, omap3_sdrc_dlla_status
 235         ldr     r12, [r11]
 236         and     r12, r12, #LOCKSTATUS_MASK
 237         cmp     r12, #0x0
 238         bne     wait_dll_unlock
 239         bx      lr
 240 configure_sdrc:
 241         ldr     r12, omap_sdrc_rfr_ctrl_0_val   @ fetch value from SRAM
 242         ldr     r11, omap3_sdrc_rfr_ctrl_0      @ fetch addr from SRAM
 243         str     r12, [r11]                      @ store
 244 #ifdef CONFIG_OMAP3_SDRC_AC_TIMING
 245         ldr     r12, omap_sdrc_actim_ctrl_a_0_val
 246         ldr     r11, omap3_sdrc_actim_ctrl_a_0
 247         str     r12, [r11]
 248         ldr     r12, omap_sdrc_actim_ctrl_b_0_val
 249         ldr     r11, omap3_sdrc_actim_ctrl_b_0
 250         str     r12, [r11]
 251         ldr     r12, omap_sdrc_mr_0_val
 252         ldr     r11, omap3_sdrc_mr_0
 253         str     r12, [r11]
 254 #endif
 255         ldr     r12, omap_sdrc_rfr_ctrl_1_val
 256         cmp     r12, #0                 @ if SDRC_RFR_CTRL_1 is 0,
 257         beq     skip_cs1_prog           @  do not program cs1 params
 258         ldr     r11, omap3_sdrc_rfr_ctrl_1
 259         str     r12, [r11]
 260 #ifdef CONFIG_OMAP3_SDRC_AC_TIMING
 261         ldr     r12, omap_sdrc_actim_ctrl_a_1_val
 262         ldr     r11, omap3_sdrc_actim_ctrl_a_1
 263         str     r12, [r11]
 264         ldr     r12, omap_sdrc_actim_ctrl_b_1_val
 265         ldr     r11, omap3_sdrc_actim_ctrl_b_1
 266         str     r12, [r11]
 267         ldr     r12, omap_sdrc_mr_1_val
 268         ldr     r11, omap3_sdrc_mr_1
 269         str     r12, [r11]
 270 #endif
 271 skip_cs1_prog:
 272         ldr     r12, [r11]              @ posted-write barrier for SDRC
 273         bx      lr
 274
 275 omap3_sdrc_power:
 276         .word OMAP34XX_SDRC_REGADDR(SDRC_POWER)
 277 omap3_cm_clksel1_pll:
 278         .word OMAP34XX_CM_REGADDR(PLL_MOD, CM_CLKSEL1)
 279 omap3_cm_idlest1_core:
 280         .word OMAP34XX_CM_REGADDR(CORE_MOD, CM_IDLEST)
 281 omap3_cm_iclken1_core:
 282         .word OMAP34XX_CM_REGADDR(CORE_MOD, CM_ICLKEN1)
 283
 284 omap3_sdrc_rfr_ctrl_0:
 285         .word OMAP34XX_SDRC_REGADDR(SDRC_RFR_CTRL_0)
 286 omap3_sdrc_rfr_ctrl_1:
 287         .word OMAP34XX_SDRC_REGADDR(SDRC_RFR_CTRL_1)
 288 omap3_sdrc_actim_ctrl_a_0:
 289         .word OMAP34XX_SDRC_REGADDR(SDRC_ACTIM_CTRL_A_0)
 290 omap3_sdrc_actim_ctrl_a_1:
 291         .word OMAP34XX_SDRC_REGADDR(SDRC_ACTIM_CTRL_A_1)
 292 omap3_sdrc_actim_ctrl_b_0:
 293         .word OMAP34XX_SDRC_REGADDR(SDRC_ACTIM_CTRL_B_0)
 294 omap3_sdrc_actim_ctrl_b_1:
 295         .word OMAP34XX_SDRC_REGADDR(SDRC_ACTIM_CTRL_B_1)
 296 omap3_sdrc_mr_0:
 297         .word OMAP34XX_SDRC_REGADDR(SDRC_MR_0)
 298 omap3_sdrc_mr_1:
 299         .word OMAP34XX_SDRC_REGADDR(SDRC_MR_1)
 300 omap_sdrc_rfr_ctrl_0_val:
 301         .word 0xDEADBEEF
 302 omap_sdrc_rfr_ctrl_1_val:
 303         .word 0xDEADBEEF
 304 omap_sdrc_actim_ctrl_a_0_val:
 305         .word 0xDEADBEEF
 306 omap_sdrc_actim_ctrl_a_1_val:
 307         .word 0xDEADBEEF
 308 omap_sdrc_actim_ctrl_b_0_val:
 309         .word 0xDEADBEEF
 310 omap_sdrc_actim_ctrl_b_1_val:
 311         .word 0xDEADBEEF
 312 omap_sdrc_mr_0_val:
 313         .word 0xDEADBEEF
 314 omap_sdrc_mr_1_val:
 315         .word 0xDEADBEEF
 316
 317 omap3_sdrc_dlla_status:
 318         .word OMAP34XX_SDRC_REGADDR(SDRC_DLLA_STATUS)
 319 omap3_sdrc_dlla_ctrl:
 320         .word OMAP34XX_SDRC_REGADDR(SDRC_DLLA_CTRL)
 321 core_m2_mask_val:
 322         .word 0x07FFFFFF
 323
 324 ENTRY(omap3_sram_configure_core_dpll_sz)
 325         .word   . - omap3_sram_configure_core_dpll
 326