arch/powerpc/kernel/cpu_setup_power.S

   1 /*
   2  * This file contains low level CPU setup functions.
   3  *    Copyright (C) 2003 Benjamin Herrenschmidt (benh@kernel.crashing.org)
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License
   7  * as published by the Free Software Foundation; either version
   8  * 2 of the License, or (at your option) any later version.
   9  *
  10  */
  11
  12 #include <asm/processor.h>
  13 #include <asm/page.h>
  14 #include <asm/cputable.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cache.h>
  18
  19 /* Entry: r3 = crap, r4 = ptr to cputable entry
  20  *
  21  * Note that we can be called twice for pseudo-PVRs
  22  */
  23 _GLOBAL(__setup_cpu_power7)
  24         mflr    r11
  25         bl      __init_hvmode_206
  26         mtlr    r11
  27         beqlr
  28         li      r0,0
  29         mtspr   SPRN_LPID,r0
  30         mfspr   r3,SPRN_LPCR
  31         bl      __init_LPCR
  32         bl      __init_tlb_power7
  33         mtlr    r11
  34         blr
  35
  36 _GLOBAL(__restore_cpu_power7)
  37         mflr    r11
  38         mfmsr   r3
  39         rldicl. r0,r3,4,63
  40         beqlr
  41         li      r0,0
  42         mtspr   SPRN_LPID,r0
  43         mfspr   r3,SPRN_LPCR
  44         bl      __init_LPCR
  45         bl      __init_tlb_power7
  46         mtlr    r11
  47         blr
  48
  49 _GLOBAL(__setup_cpu_power8)
  50         mflr    r11
  51         bl      __init_FSCR
  52         bl      __init_PMU
  53         bl      __init_hvmode_206
  54         mtlr    r11
  55         beqlr
  56         li      r0,0
  57         mtspr   SPRN_LPID,r0
  58         mfspr   r3,SPRN_LPCR
  59         bl      __init_LPCR
  60         bl      __init_HFSCR
  61         bl      __init_tlb_power8
  62         bl      __init_PMU_HV
  63         mtlr    r11
  64         blr
  65
  66 _GLOBAL(__restore_cpu_power8)
  67         mflr    r11
  68         bl      __init_FSCR
  69         bl      __init_PMU
  70         mfmsr   r3
  71         rldicl. r0,r3,4,63
  72         mtlr    r11
  73         beqlr
  74         li      r0,0
  75         mtspr   SPRN_LPID,r0
  76         mfspr   r3,SPRN_LPCR
  77         bl      __init_LPCR
  78         bl      __init_HFSCR
  79         bl      __init_tlb_power8
  80         bl      __init_PMU_HV
  81         mtlr    r11
  82         blr
  83
  84 __init_hvmode_206:
  85         /* Disable CPU_FTR_HVMODE and exit if MSR:HV is not set */
  86         mfmsr   r3
  87         rldicl. r0,r3,4,63
  88         bnelr
  89         ld      r5,CPU_SPEC_FEATURES(r4)
  90         LOAD_REG_IMMEDIATE(r6,CPU_FTR_HVMODE)
  91         xor     r5,r5,r6
  92         std     r5,CPU_SPEC_FEATURES(r4)
  93         blr
  94
  95 __init_LPCR:
  96         /* Setup a sane LPCR:
  97          *   Called with initial LPCR in R3
  98          *
  99          *   LPES = 0b01 (HSRR0/1 used for 0x500)
 100          *   PECE = 0b111
 101          *   DPFD = 4
 102          *   HDICE = 0
 103          *   VC = 0b100 (VPM0=1, VPM1=0, ISL=0)
 104          *   VRMASD = 0b10000 (L=1, LP=00)
 105          *
 106          * Other bits untouched for now
 107          */
 108         li      r5,1
 109         rldimi  r3,r5, LPCR_LPES_SH, 64-LPCR_LPES_SH-2
 110         ori     r3,r3,(LPCR_PECE0|LPCR_PECE1|LPCR_PECE2)
 111         li      r5,4
 112         rldimi  r3,r5, LPCR_DPFD_SH, 64-LPCR_DPFD_SH-3
 113         clrrdi  r3,r3,1         /* clear HDICE */
 114         li      r5,4
 115         rldimi  r3,r5, LPCR_VC_SH, 0
 116         li      r5,0x10
 117         rldimi  r3,r5, LPCR_VRMASD_SH, 64-LPCR_VRMASD_SH-5
 118         mtspr   SPRN_LPCR,r3
 119         isync
 120         blr
 121
 122 __init_FSCR:
 123         mfspr   r3,SPRN_FSCR
 124         ori     r3,r3,FSCR_TAR|FSCR_DSCR|FSCR_EBB
 125         mtspr   SPRN_FSCR,r3
 126         blr
 127
 128 __init_HFSCR:
 129         mfspr   r3,SPRN_HFSCR
 130         ori     r3,r3,HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|\
 131                       HFSCR_DSCR|HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB
 132         mtspr   SPRN_HFSCR,r3
 133         blr
 134
 135 /*
 136  * Clear the TLB using the specified IS form of tlbiel instruction
 137  * (invalidate by congruence class). P7 has 128 CCs., P8 has 512.
 138  *
 139  * r3 = IS field
 140  */
 141 __init_tlb_power7:
 142         li      r3,0xc00        /* IS field = 0b11 */
 143 _GLOBAL(__flush_tlb_power7)
 144         li      r6,128
 145         mtctr   r6
 146         mr      r7,r3           /* IS field */
 147         ptesync
 148 2:      tlbiel  r7
 149         addi    r7,r7,0x1000
 150         bdnz    2b
 151         ptesync
 152 1:      blr
 153
 154 __init_tlb_power8:
 155         li      r3,0xc00        /* IS field = 0b11 */
 156 _GLOBAL(__flush_tlb_power8)
 157         li      r6,512
 158         mtctr   r6
 159         mr      r7,r3           /* IS field */
 160         ptesync
 161 2:      tlbiel  r7
 162         addi    r7,r7,0x1000
 163         bdnz    2b
 164         ptesync
 165 1:      blr
 166
 167 __init_PMU_HV:
 168         li      r5,0
 169         mtspr   SPRN_MMCRC,r5
 170         mtspr   SPRN_MMCRH,r5
 171         blr
 172
 173 __init_PMU:
 174         li      r5,0
 175         mtspr   SPRN_MMCRS,r5
 176         mtspr   SPRN_MMCRA,r5
 177         mtspr   SPRN_MMCR0,r5
 178         mtspr   SPRN_MMCR1,r5
 179         mtspr   SPRN_MMCR2,r5
 180         blr