Documentation/devicetree/bindings/phy/uniphier-pcie-phy.txt

   1 Socionext UniPhier PCIe PHY bindings
   2
   3 This describes the devicetree bindings for PHY interface built into
   4 PCIe controller implemented on Socionext UniPhier SoCs.
   5
   6 Required properties:
   7 - compatible: Should contain one of the following:
   8     "socionext,uniphier-pro5-pcie-phy" - for Pro5 PHY
   9     "socionext,uniphier-ld20-pcie-phy" - for LD20 PHY
  10     "socionext,uniphier-pxs3-pcie-phy" - for PXs3 PHY
  11 - reg: Specifies offset and length of the register set for the device.
  12 - #phy-cells: Must be zero.
  13 - clocks: A list of phandles to the clock gate for PCIe glue layer
  14         including this phy.
  15 - clock-names: For Pro5 only, should contain the following:
  16     "gio", "link" - for Pro5 SoC
  17 - resets: A list of phandles to the reset line for PCIe glue layer
  18         including this phy.
  19 - reset-names: For Pro5 only, should contain the following:
  20     "gio", "link" - for Pro5 SoC
  21
  22 Optional properties:
  23 - socionext,syscon: A phandle to system control to set configurations
  24         for phy.
  25
  26 Refer to phy/phy-bindings.txt for the generic PHY binding properties.
  27
  28 Example:
  29         pcie_phy: phy@66038000 {
  30                 compatible = "socionext,uniphier-ld20-pcie-phy";
  31                 reg = <0x66038000 0x4000>;
  32                 #phy-cells = <0>;
  33                 clocks = <&sys_clk 24>;
  34                 resets = <&sys_rst 24>;
  35                 socionext,syscon = <&soc_glue>;
  36         };