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   1 .. _numaperf:
   2
   3 =============
   4 NUMA Locality
   5 =============
   6
   7 Some platforms may have multiple types of memory attached to a compute
   8 node. These disparate memory ranges may share some characteristics, such
   9 as CPU cache coherence, but may have different performance. For example,
  10 different media types and buses affect bandwidth and latency.
  11
  12 A system supports such heterogeneous memory by grouping each memory type
  13 under different domains, or "nodes", based on locality and performance
  14 characteristics.  Some memory may share the same node as a CPU, and others
  15 are provided as memory only nodes. While memory only nodes do not provide
  16 CPUs, they may still be local to one or more compute nodes relative to
  17 other nodes. The following diagram shows one such example of two compute
  18 nodes with local memory and a memory only node for each of compute node::
  19
  20  +------------------+     +------------------+
  21  | Compute Node 0   +-----+ Compute Node 1   |
  22  | Local Node0 Mem  |     | Local Node1 Mem  |
  23  +--------+---------+     +--------+---------+
  24           |                        |
  25  +--------+---------+     +--------+---------+
  26  | Slower Node2 Mem |     | Slower Node3 Mem |
  27  +------------------+     +--------+---------+
  28
  29 A "memory initiator" is a node containing one or more devices such as
  30 CPUs or separate memory I/O devices that can initiate memory requests.
  31 A "memory target" is a node containing one or more physical address
  32 ranges accessible from one or more memory initiators.
  33
  34 When multiple memory initiators exist, they may not all have the same
  35 performance when accessing a given memory target. Each initiator-target
  36 pair may be organized into different ranked access classes to represent
  37 this relationship. The highest performing initiator to a given target
  38 is considered to be one of that target's local initiators, and given
  39 the highest access class, 0. Any given target may have one or more
  40 local initiators, and any given initiator may have multiple local
  41 memory targets.
  42
  43 To aid applications matching memory targets with their initiators, the
  44 kernel provides symlinks to each other. The following example lists the
  45 relationship for the access class "0" memory initiators and targets::
  46
  47         # symlinks -v /sys/devices/system/node/nodeX/access0/targets/
  48         relative: /sys/devices/system/node/nodeX/access0/targets/nodeY -> ../../nodeY
  49
  50         # symlinks -v /sys/devices/system/node/nodeY/access0/initiators/
  51         relative: /sys/devices/system/node/nodeY/access0/initiators/nodeX -> ../../nodeX
  52
  53 A memory initiator may have multiple memory targets in the same access
  54 class. The target memory's initiators in a given class indicate the
  55 nodes' access characteristics share the same performance relative to other
  56 linked initiator nodes. Each target within an initiator's access class,
  57 though, do not necessarily perform the same as each other.
  58
  59 The access class "1" is used to allow differentiation between initiators
  60 that are CPUs and hence suitable for generic task scheduling, and
  61 IO initiators such as GPUs and NICs.  Unlike access class 0, only
  62 nodes containing CPUs are considered.
  63
  64 ================
  65 NUMA Performance
  66 ================
  67
  68 Applications may wish to consider which node they want their memory to
  69 be allocated from based on the node's performance characteristics. If
  70 the system provides these attributes, the kernel exports them under the
  71 node sysfs hierarchy by appending the attributes directory under the
  72 memory node's access class 0 initiators as follows::
  73
  74         /sys/devices/system/node/nodeY/access0/initiators/
  75
  76 These attributes apply only when accessed from nodes that have the
  77 are linked under the this access's initiators.
  78
  79 The performance characteristics the kernel provides for the local initiators
  80 are exported are as follows::
  81
  82         # tree -P "read*|write*" /sys/devices/system/node/nodeY/access0/initiators/
  83         /sys/devices/system/node/nodeY/access0/initiators/
  84         |-- read_bandwidth
  85         |-- read_latency
  86         |-- write_bandwidth
  87         `-- write_latency
  88
  89 The bandwidth attributes are provided in MiB/second.
  90
  91 The latency attributes are provided in nanoseconds.
  92
  93 The values reported here correspond to the rated latency and bandwidth
  94 for the platform.
  95
  96 Access class 1 takes the same form but only includes values for CPU to
  97 memory activity.
  98
  99 ==========
 100 NUMA Cache
 101 ==========
 102
 103 System memory may be constructed in a hierarchy of elements with various
 104 performance characteristics in order to provide large address space of
 105 slower performing memory cached by a smaller higher performing memory. The
 106 system physical addresses memory  initiators are aware of are provided
 107 by the last memory level in the hierarchy. The system meanwhile uses
 108 higher performing memory to transparently cache access to progressively
 109 slower levels.
 110
 111 The term "far memory" is used to denote the last level memory in the
 112 hierarchy. Each increasing cache level provides higher performing
 113 initiator access, and the term "near memory" represents the fastest
 114 cache provided by the system.
 115
 116 This numbering is different than CPU caches where the cache level (ex:
 117 L1, L2, L3) uses the CPU-side view where each increased level is lower
 118 performing. In contrast, the memory cache level is centric to the last
 119 level memory, so the higher numbered cache level corresponds to  memory
 120 nearer to the CPU, and further from far memory.
 121
 122 The memory-side caches are not directly addressable by software. When
 123 software accesses a system address, the system will return it from the
 124 near memory cache if it is present. If it is not present, the system
 125 accesses the next level of memory until there is either a hit in that
 126 cache level, or it reaches far memory.
 127
 128 An application does not need to know about caching attributes in order
 129 to use the system. Software may optionally query the memory cache
 130 attributes in order to maximize the performance out of such a setup.
 131 If the system provides a way for the kernel to discover this information,
 132 for example with ACPI HMAT (Heterogeneous Memory Attribute Table),
 133 the kernel will append these attributes to the NUMA node memory target.
 134
 135 When the kernel first registers a memory cache with a node, the kernel
 136 will create the following directory::
 137
 138         /sys/devices/system/node/nodeX/memory_side_cache/
 139
 140 If that directory is not present, the system either does not provide
 141 a memory-side cache, or that information is not accessible to the kernel.
 142
 143 The attributes for each level of cache is provided under its cache
 144 level index::
 145
 146         /sys/devices/system/node/nodeX/memory_side_cache/indexA/
 147         /sys/devices/system/node/nodeX/memory_side_cache/indexB/
 148         /sys/devices/system/node/nodeX/memory_side_cache/indexC/
 149
 150 Each cache level's directory provides its attributes. For example, the
 151 following shows a single cache level and the attributes available for
 152 software to query::
 153
 154         # tree sys/devices/system/node/node0/memory_side_cache/
 155         /sys/devices/system/node/node0/memory_side_cache/
 156         |-- index1
 157         |   |-- indexing
 158         |   |-- line_size
 159         |   |-- size
 160         |   `-- write_policy
 161
 162 The "indexing" will be 0 if it is a direct-mapped cache, and non-zero
 163 for any other indexed based, multi-way associativity.
 164
 165 The "line_size" is the number of bytes accessed from the next cache
 166 level on a miss.
 167
 168 The "size" is the number of bytes provided by this cache level.
 169
 170 The "write_policy" will be 0 for write-back, and non-zero for
 171 write-through caching.
 172
 173 ========
 174 See Also
 175 ========
 176
 177 [1] https://www.uefi.org/sites/default/files/resources/ACPI_6_2.pdf
 178 - Section 5.2.27