1 #ifndef __ASM_SH_RENESAS_R7780RP_H
2 #define __ASM_SH_RENESAS_R7780RP_H
4 /* Box specific addresses. */
5 #if defined(CONFIG_SH_R7780MP)
6 #define PA_BCR 0xa4000000 /* FPGA */
9 #define PA_IRLMSK (PA_BCR+0x0000) /* Interrupt Mask control */
10 #define PA_IRLMON (PA_BCR+0x0002) /* Interrupt Status control */
11 #define PA_IRLPRI1 (PA_BCR+0x0004) /* Interrupt Priorty 1 */
12 #define PA_IRLPRI2 (PA_BCR+0x0006) /* Interrupt Priorty 2 */
13 #define PA_IRLPRI3 (PA_BCR+0x0008) /* Interrupt Priorty 3 */
14 #define PA_IRLPRI4 (PA_BCR+0x000a) /* Interrupt Priorty 4 */
15 #define PA_RSTCTL (PA_BCR+0x000c) /* Reset Control */
16 #define PA_PCIBD (PA_BCR+0x000e) /* PCI Board detect control */
17 #define PA_PCICD (PA_BCR+0x0010) /* PCI Conector detect control */
18 #define PA_EXTGIO (PA_BCR+0x0016) /* Extension GPIO Control */
19 #define PA_IVDRMON (PA_BCR+0x0018) /* iVDR Moniter control */
20 #define PA_IVDRCTL (PA_BCR+0x001a) /* iVDR control */
21 #define PA_OBLED (PA_BCR+0x001c) /* On Board LED control */
22 #define PA_OBSW (PA_BCR+0x001e) /* On Board Switch control */
23 #define PA_AUDIOSEL (PA_BCR+0x0020) /* Sound Interface Select control */
24 #define PA_EXTPLR (PA_BCR+0x001e) /* Extention Pin Polarity control */
25 #define PA_TPCTL (PA_BCR+0x0100) /* Touch Panel Access control */
26 #define PA_TPDCKCTL (PA_BCR+0x0102) /* Touch Panel Access data control */
27 #define PA_TPCTLCLR (PA_BCR+0x0104) /* Touch Panel Access control */
28 #define PA_TPXPOS (PA_BCR+0x0106) /* Touch Panel X position control */
29 #define PA_TPYPOS (PA_BCR+0x0108) /* Touch Panel Y position control */
30 #define PA_DBSW (PA_BCR+0x0200) /* Debug Board Switch control */
31 #define PA_CFCTL (PA_BCR+0x0300) /* CF Timing control */
32 #define PA_CFPOW (PA_BCR+0x0302) /* CF Power control */
33 #define PA_CFCDINTCLR (PA_BCR+0x0304) /* CF Insert Interrupt clear */
34 #define PA_SCSMR0 (PA_BCR+0x0400) /* SCIF0 Serial mode control */
35 #define PA_SCBRR0 (PA_BCR+0x0404) /* SCIF0 Bit rate control */
36 #define PA_SCSCR0 (PA_BCR+0x0408) /* SCIF0 Serial control */
37 #define PA_SCFTDR0 (PA_BCR+0x040c) /* SCIF0 Send FIFO control */
38 #define PA_SCFSR0 (PA_BCR+0x0410) /* SCIF0 Serial status control */
39 #define PA_SCFRDR0 (PA_BCR+0x0414) /* SCIF0 Receive FIFO control */
40 #define PA_SCFCR0 (PA_BCR+0x0418) /* SCIF0 FIFO control */
41 #define PA_SCTFDR0 (PA_BCR+0x041c) /* SCIF0 Send FIFO data control */
42 #define PA_SCRFDR0 (PA_BCR+0x0420) /* SCIF0 Receive FIFO data control */
43 #define PA_SCSPTR0 (PA_BCR+0x0424) /* SCIF0 Serial Port control */
44 #define PA_SCLSR0 (PA_BCR+0x0428) /* SCIF0 Line Status control */
45 #define PA_SCRER0 (PA_BCR+0x042c) /* SCIF0 Serial Error control */
46 #define PA_SCSMR1 (PA_BCR+0x0500) /* SCIF1 Serial mode control */
47 #define PA_SCBRR1 (PA_BCR+0x0504) /* SCIF1 Bit rate control */
48 #define PA_SCSCR1 (PA_BCR+0x0508) /* SCIF1 Serial control */
49 #define PA_SCFTDR1 (PA_BCR+0x050c) /* SCIF1 Send FIFO control */
50 #define PA_SCFSR1 (PA_BCR+0x0510) /* SCIF1 Serial status control */
51 #define PA_SCFRDR1 (PA_BCR+0x0514) /* SCIF1 Receive FIFO control */
52 #define PA_SCFCR1 (PA_BCR+0x0518) /* SCIF1 FIFO control */
53 #define PA_SCTFDR1 (PA_BCR+0x051c) /* SCIF1 Send FIFO data control */
54 #define PA_SCRFDR1 (PA_BCR+0x0520) /* SCIF1 Receive FIFO data control */
55 #define PA_SCSPTR1 (PA_BCR+0x0524) /* SCIF1 Serial Port control */
56 #define PA_SCLSR1 (PA_BCR+0x0528) /* SCIF1 Line Status control */
57 #define PA_SCRER1 (PA_BCR+0x052c) /* SCIF1 Serial Error control */
58 #define PA_ICCR (PA_BCR+0x0600) /* Serial control */
59 #define PA_SAR (PA_BCR+0x0602) /* Serial Slave control */
60 #define PA_MDR (PA_BCR+0x0604) /* Serial Mode control */
61 #define PA_ADR1 (PA_BCR+0x0606) /* Serial Address1 control */
62 #define PA_DAR1 (PA_BCR+0x0646) /* Serial Data1 control */
63 #define PA_VERREG (PA_BCR+0x0700) /* FPGA Version Register */
64 #define PA_POFF (PA_BCR+0x0800) /* System Power Off control */
65 #define PA_PMR (PA_BCR+0x0900) /* */
67 #define IRLCNTR1 (PA_BCR + 0) /* Interrupt Control Register1 */
68 #define IVDR_CK_ON 8 /* iVDR Clock ON */
70 #elif defined(CONFIG_SH_R7780RP)
73 #define PA_BCR 0xa5000000 /* FPGA */
74 #define PA_IRLMSK (PA_BCR+0x0000) /* Interrupt Mask control */
75 #define PA_IRLMON (PA_BCR+0x0002) /* Interrupt Status control */
76 #define PA_SDPOW (PA_BCR+0x0004) /* SD Power control */
77 #define PA_RSTCTL (PA_BCR+0x0006) /* Device Reset control */
78 #define PA_PCIBD (PA_BCR+0x0008) /* PCI Board detect control */
79 #define PA_PCICD (PA_BCR+0x000a) /* PCI Conector detect control */
80 #define PA_ZIGIO1 (PA_BCR+0x000c) /* Zigbee IO control 1 */
81 #define PA_ZIGIO2 (PA_BCR+0x000e) /* Zigbee IO control 2 */
82 #define PA_ZIGIO3 (PA_BCR+0x0010) /* Zigbee IO control 3 */
83 #define PA_ZIGIO4 (PA_BCR+0x0012) /* Zigbee IO control 4 */
84 #define PA_IVDRMON (PA_BCR+0x0014) /* iVDR Moniter control */
85 #define PA_IVDRCTL (PA_BCR+0x0016) /* iVDR control */
86 #define PA_OBLED (PA_BCR+0x0018) /* On Board LED control */
87 #define PA_OBSW (PA_BCR+0x001a) /* On Board Switch control */
88 #define PA_AUDIOSEL (PA_BCR+0x001c) /* Sound Interface Select control */
89 #define PA_EXTPLR (PA_BCR+0x001e) /* Extention Pin Polarity control */
90 #define PA_TPCTL (PA_BCR+0x0100) /* Touch Panel Access control */
91 #define PA_TPDCKCTL (PA_BCR+0x0102) /* Touch Panel Access data control */
92 #define PA_TPCTLCLR (PA_BCR+0x0104) /* Touch Panel Access control */
93 #define PA_TPXPOS (PA_BCR+0x0106) /* Touch Panel X position control */
94 #define PA_TPYPOS (PA_BCR+0x0108) /* Touch Panel Y position control */
95 #define PA_DBDET (PA_BCR+0x0200) /* Debug Board detect control */
96 #define PA_DBDISPCTL (PA_BCR+0x0202) /* Debug Board Dot timing control */
97 #define PA_DBSW (PA_BCR+0x0204) /* Debug Board Switch control */
98 #define PA_CFCTL (PA_BCR+0x0300) /* CF Timing control */
99 #define PA_CFPOW (PA_BCR+0x0302) /* CF Power control */
100 #define PA_CFCDINTCLR (PA_BCR+0x0304) /* CF Insert Interrupt clear */
101 #define PA_SCSMR (PA_BCR+0x0400) /* SCIF Serial mode control */
102 #define PA_SCBRR (PA_BCR+0x0402) /* SCIF Bit rate control */
103 #define PA_SCSCR (PA_BCR+0x0404) /* SCIF Serial control */
104 #define PA_SCFDTR (PA_BCR+0x0406) /* SCIF Send FIFO control */
105 #define PA_SCFSR (PA_BCR+0x0408) /* SCIF Serial status control */
106 #define PA_SCFRDR (PA_BCR+0x040a) /* SCIF Receive FIFO control */
107 #define PA_SCFCR (PA_BCR+0x040c) /* SCIF FIFO control */
108 #define PA_SCFDR (PA_BCR+0x040e) /* SCIF FIFO data control */
109 #define PA_SCLSR (PA_BCR+0x0412) /* SCIF Line Status control */
110 #define PA_ICCR (PA_BCR+0x0500) /* Serial control */
111 #define PA_SAR (PA_BCR+0x0502) /* Serial Slave control */
112 #define PA_MDR (PA_BCR+0x0504) /* Serial Mode control */
113 #define PA_ADR1 (PA_BCR+0x0506) /* Serial Address1 control */
114 #define PA_DAR1 (PA_BCR+0x0546) /* Serial Data1 control */
115 #define PA_VERREG (PA_BCR+0x0600) /* FPGA Version Register */
117 #define PA_AX88796L 0xa5800400 /* AX88796L Area */
118 #define PA_SC1602BSLB 0xa6000000 /* SC1602BSLB Area */
119 #define PA_IDE_OFFSET 0x1f0 /* CF IDE Offset */
120 #define AX88796L_IO_BASE 0x1000 /* AX88796L IO Base Address */
122 #define IRLCNTR1 (PA_BCR + 0) /* Interrupt Control Register1 */
124 #define IVDR_CK_ON 8 /* iVDR Clock ON */
126 #elif defined(CONFIG_SH_R7785RP)
127 #define PA_BCR 0xa4000000 /* FPGA */
128 #define PA_SDPOW (-1)
130 #define PA_PCISCR (PA_BCR+0x0000)
131 #define PA_IRLPRA (PA_BCR+0x0002)
132 #define PA_IRLPRB (PA_BCR+0x0004)
133 #define PA_IRLPRC (PA_BCR+0x0006)
134 #define PA_IRLPRD (PA_BCR+0x0008)
135 #define IRLCNTR1 (PA_BCR+0x0010)
136 #define PA_IRLPRE (PA_BCR+0x000a)
137 #define PA_IRLPRF (PA_BCR+0x000c)
138 #define PA_EXIRLCR (PA_BCR+0x000e)
139 #define PA_IRLMCR1 (PA_BCR+0x0010)
140 #define PA_IRLMCR2 (PA_BCR+0x0012)
141 #define PA_IRLSSR1 (PA_BCR+0x0014)
142 #define PA_IRLSSR2 (PA_BCR+0x0016)
143 #define PA_CFTCR (PA_BCR+0x0100)
144 #define PA_CFPCR (PA_BCR+0x0102)
145 #define PA_PCICR (PA_BCR+0x0110)
146 #define PA_IVDRCTL (PA_BCR+0x0112)
147 #define PA_IVDRSR (PA_BCR+0x0114)
148 #define PA_PDRSTCR (PA_BCR+0x0116)
149 #define PA_POFF (PA_BCR+0x0120)
150 #define PA_LCDCR (PA_BCR+0x0130)
151 #define PA_TPCR (PA_BCR+0x0140)
152 #define PA_TPCKCR (PA_BCR+0x0142)
153 #define PA_TPRSTR (PA_BCR+0x0144)
154 #define PA_TPXPDR (PA_BCR+0x0146)
155 #define PA_TPYPDR (PA_BCR+0x0148)
156 #define PA_GPIOPFR (PA_BCR+0x0150)
157 #define PA_GPIODR (PA_BCR+0x0152)
158 #define PA_OBLED (PA_BCR+0x0154)
159 #define PA_SWSR (PA_BCR+0x0156)
160 #define PA_VERREG (PA_BCR+0x0158)
161 #define PA_SMCR (PA_BCR+0x0200)
162 #define PA_SMSMADR (PA_BCR+0x0202)
163 #define PA_SMMR (PA_BCR+0x0204)
164 #define PA_SMSADR1 (PA_BCR+0x0206)
165 #define PA_SMSADR32 (PA_BCR+0x0244)
166 #define PA_SMTRDR1 (PA_BCR+0x0246)
167 #define PA_SMTRDR16 (PA_BCR+0x0264)
168 #define PA_CU3MDR (PA_BCR+0x0300)
169 #define PA_CU5MDR (PA_BCR+0x0302)
170 #define PA_MMSR (PA_BCR+0x0400)
172 #define IVDR_CK_ON 4 /* iVDR Clock ON */
175 #define HL_FPGA_IRQ_BASE 200
178 #define IRQ_AX88796 (HL_FPGA_IRQ_BASE + 0)
179 #define IRQ_CF (HL_FPGA_IRQ_BASE + 1)
180 #define IRQ_PSW (HL_FPGA_IRQ_BASE + 2)
181 #define IRQ_EXT0 (HL_FPGA_IRQ_BASE + 3)
182 #define IRQ_EXT1 (HL_FPGA_IRQ_BASE + 4)
183 #define IRQ_EXT2 (HL_FPGA_IRQ_BASE + 5)
184 #define IRQ_EXT3 (HL_FPGA_IRQ_BASE + 6)
185 #define IRQ_EXT4 (HL_FPGA_IRQ_BASE + 7)
186 #define IRQ_EXT5 (HL_FPGA_IRQ_BASE + 8)
187 #define IRQ_EXT6 (HL_FPGA_IRQ_BASE + 9)
188 #define IRQ_EXT7 (HL_FPGA_IRQ_BASE + 10)
189 #define IRQ_SMBUS (HL_FPGA_IRQ_BASE + 11)
190 #define IRQ_TP (HL_FPGA_IRQ_BASE + 12)
191 #define IRQ_RTC (HL_FPGA_IRQ_BASE + 13)
192 #define IRQ_TH_ALERT (HL_FPGA_IRQ_BASE + 14)
194 unsigned char *highlander_init_irq_r7780mp(void);
195 unsigned char *highlander_init_irq_r7780rp(void);
196 unsigned char *highlander_init_irq_r7785rp(void);
198 #endif /* __ASM_SH_RENESAS_R7780RP */
