tools/perf/pmu-events/arch/x86/broadwellde/other.json

   1 [
   2     {
   3         "EventCode": "0x5C",
   4         "UMask": "0x1",
   5         "BriefDescription": "Unhalted core cycles when the thread is in ring 0",
   6         "Counter": "0,1,2,3",
   7         "EventName": "CPL_CYCLES.RING0",
   8         "PublicDescription": "This event counts the unhalted core cycles during which the thread is in the ring 0 privileged mode.",
   9         "SampleAfterValue": "2000003",
  10         "CounterHTOff": "0,1,2,3,4,5,6,7"
  11     },
  12     {
  13         "EventCode": "0x5C",
  14         "UMask": "0x2",
  15         "BriefDescription": "Unhalted core cycles when thread is in rings 1, 2, or 3",
  16         "Counter": "0,1,2,3",
  17         "EventName": "CPL_CYCLES.RING123",
  18         "PublicDescription": "This event counts unhalted core cycles during which the thread is in rings 1, 2, or 3.",
  19         "SampleAfterValue": "2000003",
  20         "CounterHTOff": "0,1,2,3,4,5,6,7"
  21     },
  22     {
  23         "EdgeDetect": "1",
  24         "EventCode": "0x5C",
  25         "UMask": "0x1",
  26         "BriefDescription": "Number of intervals between processor halts while thread is in ring 0",
  27         "Counter": "0,1,2,3",
  28         "EventName": "CPL_CYCLES.RING0_TRANS",
  29         "CounterMask": "1",
  30         "PublicDescription": "This event counts when there is a transition from ring 1,2 or 3 to ring0.",
  31         "SampleAfterValue": "100007",
  32         "CounterHTOff": "0,1,2,3,4,5,6,7"
  33     },
  34     {
  35         "EventCode": "0x63",
  36         "UMask": "0x1",
  37         "BriefDescription": "Cycles when L1 and L2 are locked due to UC or split lock",
  38         "Counter": "0,1,2,3",
  39         "EventName": "LOCK_CYCLES.SPLIT_LOCK_UC_LOCK_DURATION",
  40         "PublicDescription": "This event counts cycles in which the L1 and L2 are locked due to a UC lock or split lock. A lock is asserted in case of locked memory access, due to noncacheable memory, locked operation that spans two cache lines, or a page walk from the noncacheable page table. L1D and L2 locks have a very high performance penalty and it is highly recommended to avoid such access.",
  41         "SampleAfterValue": "2000003",
  42         "CounterHTOff": "0,1,2,3,4,5,6,7"
  43     }
  44 ]