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1 NOTE:
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7 Please also note that the purpose of this file is to be easier to
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9 a fork. So if you have any comments or updates for this file please
10 update the original English file first. The English version is
11 definitive, and readers should look there if they have any doubt.
13 ===================================
14 이 문서는
15 Documentation/memory-barriers.txt
16 의 한글 번역입니다.
18 역자： 박성재 <sj38.park@gmail.com>
19 ===================================
22 =========================
23 리눅스 커널 메모리 배리어
24 =========================
26 저자: David Howells <dhowells@redhat.com>
27 Paul E. McKenney <paulmck@linux.vnet.ibm.com>
28 Will Deacon <will.deacon@arm.com>
29 Peter Zijlstra <peterz@infradead.org>
31 ========
32 면책조항
33 ========
35 이 문서는 명세서가 아닙니다; 이 문서는 완벽하지 않은데, 간결성을 위해 의도된
36 부분도 있고, 의도하진 않았지만 사람에 의해 쓰였다보니 불완전한 부분도 있습니다.
37 이 문서는 리눅스에서 제공하는 다양한 메모리 배리어들을 사용하기 위한
38 안내서입니다만, 뭔가 이상하다 싶으면 (그런게 많을 겁니다) 질문을 부탁드립니다.
40 다시 말하지만, 이 문서는 리눅스가 하드웨어에 기대하는 사항에 대한 명세서가
41 아닙니다.
43 이 문서의 목적은 두가지입니다:
45 (1) 어떤 특정 배리어에 대해 기대할 수 있는 최소한의 기능을 명세하기 위해서,
46 그리고
48 (2) 사용 가능한 배리어들에 대해 어떻게 사용해야 하는지에 대한 안내를 제공하기
49 위해서.
51 어떤 아키텍쳐는 특정한 배리어들에 대해서는 여기서 이야기하는 최소한의
52 요구사항들보다 많은 기능을 제공할 수도 있습니다만, 여기서 이야기하는
53 요구사항들을 충족하지 않는 아키텍쳐가 있다면 그 아키텍쳐가 잘못된 것이란 점을
54 알아두시기 바랍니다.
56 또한, 특정 아키텍쳐에서 일부 배리어는 해당 아키텍쳐의 특수한 동작 방식으로 인해
57 해당 배리어의 명시적 사용이 불필요해서 no-op 이 될수도 있음을 알아두시기
58 바랍니다.
60 역자: 본 번역 역시 완벽하지 않은데, 이 역시 부분적으로는 의도된 것이기도
61 합니다. 여타 기술 문서들이 그렇듯 완벽한 이해를 위해서는 번역문과 원문을 함께
62 읽으시되 번역문을 하나의 가이드로 활용하시길 추천드리며, 발견되는 오역 등에
63 대해서는 언제든 의견을 부탁드립니다. 과한 번역으로 인한 오해를 최소화하기 위해
64 애매한 부분이 있을 경우에는 어색함이 있더라도 원래의 용어를 차용합니다.
67 =====
68 목차:
69 =====
71 (*) 추상 메모리 액세스 모델.
73 - 디바이스 오퍼레이션.
74 - 보장사항.
76 (*) 메모리 배리어란 무엇인가?
78 - 메모리 배리어의 종류.
79 - 메모리 배리어에 대해 가정해선 안될 것.
80 - 데이터 의존성 배리어.
81 - 컨트롤 의존성.
82 - SMP 배리어 짝맞추기.
83 - 메모리 배리어 시퀀스의 예.
84 - 읽기 메모리 배리어 vs 로드 예측.
85 - 이행성
87 (*) 명시적 커널 배리어.
89 - 컴파일러 배리어.
90 - CPU 메모리 배리어.
91 - MMIO 쓰기 배리어.
93 (*) 암묵적 커널 메모리 배리어.
95 - 락 Acquisition 함수.
96 - 인터럽트 비활성화 함수.
97 - 슬립과 웨이크업 함수.
98 - 그외의 함수들.
100 (*) CPU 간 ACQUIRING 배리어의 효과.
102 - Acquire vs 메모리 액세스.
103 - Acquire vs I/O 액세스.
105 (*) 메모리 배리어가 필요한 곳
107 - 프로세서간 상호 작용.
108 - 어토믹 오퍼레이션.
109 - 디바이스 액세스.
110 - 인터럽트.
112 (*) 커널 I/O 배리어의 효과.
114 (*) 가정되는 가장 완화된 실행 순서 모델.
116 (*) CPU 캐시의 영향.
118 - 캐시 일관성.
119 - 캐시 일관성 vs DMA.
120 - 캐시 일관성 vs MMIO.
122 (*) CPU 들이 저지르는 일들.
124 - 그리고, Alpha 가 있다.
125 - 가상 머신 게스트.
127 (*) 사용 예.
129 - 순환식 버퍼.
131 (*) 참고 문헌.
134 =======================
135 추상 메모리 액세스 모델
136 =======================
138 다음과 같이 추상화된 시스템 모델을 생각해 봅시다:
140 : :
141 : :
142 : :
143 +-------+ : +--------+ : +-------+
144 | | : | | : | |
145 | | : | | : | |
146 | CPU 1 |<----->| Memory |<----->| CPU 2 |
147 | | : | | : | |
148 | | : | | : | |
149 +-------+ : +--------+ : +-------+
150 ^ : ^ : ^
151 | : | : |
152 | : | : |
153 | : v : |
154 | : +--------+ : |
155 | : | | : |
156 | : | | : |
157 +---------->| Device |<----------+
158 : | | :
159 : | | :
160 : +--------+ :
161 : :
163 프로그램은 여러 메모리 액세스 오퍼레이션을 발생시키고, 각각의 CPU 는 그런
164 프로그램들을 실행합니다. 추상화된 CPU 모델에서 메모리 오퍼레이션들의 순서는
165 매우 완화되어 있고, CPU 는 프로그램이 인과관계를 어기지 않는 상태로 관리된다고
166 보일 수만 있다면 메모리 오퍼레이션을 자신이 원하는 어떤 순서대로든 재배치해
167 동작시킬 수 있습니다. 비슷하게, 컴파일러 또한 프로그램의 정상적 동작을 해치지
168 않는 한도 내에서는 어떤 순서로든 자신이 원하는 대로 인스트럭션을 재배치 할 수
169 있습니다.
171 따라서 위의 다이어그램에서 한 CPU가 동작시키는 메모리 오퍼레이션이 만들어내는
172 변화는 해당 오퍼레이션이 CPU 와 시스템의 다른 부분들 사이의 인터페이스(점선)를
173 지나가면서 시스템의 나머지 부분들에 인지됩니다.
176 예를 들어, 다음의 일련의 이벤트들을 생각해 봅시다:
178 CPU 1 CPU 2
179 =============== ===============
180 { A == 1; B == 2 }
181 A = 3; x = B;
182 B = 4; y = A;
184 다이어그램의 가운데에 위치한 메모리 시스템에 보여지게 되는 액세스들은 다음의 총
185 24개의 조합으로 재구성될 수 있습니다:
187 STORE A=3, STORE B=4, y=LOAD A->3, x=LOAD B->4
188 STORE A=3, STORE B=4, x=LOAD B->4, y=LOAD A->3
189 STORE A=3, y=LOAD A->3, STORE B=4, x=LOAD B->4
190 STORE A=3, y=LOAD A->3, x=LOAD B->2, STORE B=4
191 STORE A=3, x=LOAD B->2, STORE B=4, y=LOAD A->3
192 STORE A=3, x=LOAD B->2, y=LOAD A->3, STORE B=4
193 STORE B=4, STORE A=3, y=LOAD A->3, x=LOAD B->4
194 STORE B=4, ...
195 ...
197 따라서 다음의 네가지 조합의 값들이 나올 수 있습니다:
199 x == 2, y == 1
200 x == 2, y == 3
201 x == 4, y == 1
202 x == 4, y == 3
205 한발 더 나아가서, 한 CPU 가 메모리 시스템에 반영한 스토어 오퍼레이션들의 결과는
206 다른 CPU 에서의 로드 오퍼레이션을 통해 인지되는데, 이 때 스토어가 반영된 순서와
207 다른 순서로 인지될 수도 있습니다.
210 예로, 아래의 일련의 이벤트들을 생각해 봅시다:
212 CPU 1 CPU 2
213 =============== ===============
214 { A == 1, B == 2, C == 3, P == &A, Q == &C }
215 B = 4; Q = P;
216 P = &B D = *Q;
218 D 로 읽혀지는 값은 CPU 2 에서 P 로부터 읽혀진 주소값에 의존적이기 때문에 여기엔
219 분명한 데이터 의존성이 있습니다. 하지만 이 이벤트들의 실행 결과로는 아래의
220 결과들이 모두 나타날 수 있습니다:
222 (Q == &A) and (D == 1)
223 (Q == &B) and (D == 2)
224 (Q == &B) and (D == 4)
226 CPU 2 는 *Q 의 로드를 요청하기 전에 P 를 Q 에 넣기 때문에 D 에 C 를 집어넣는
227 일은 없음을 알아두세요.
230 디바이스 오퍼레이션
231 -------------------
233 일부 디바이스는 자신의 컨트롤 인터페이스를 메모리의 특정 영역으로 매핑해서
234 제공하는데(Memory mapped I/O), 해당 컨트롤 레지스터에 접근하는 순서는 매우
235 중요합니다. 예를 들어, 어드레스 포트 레지스터 (A) 와 데이터 포트 레지스터 (D)
236 를 통해 접근되는 내부 레지스터 집합을 갖는 이더넷 카드를 생각해 봅시다. 내부의
237 5번 레지스터를 읽기 위해 다음의 코드가 사용될 수 있습니다:
239 *A = 5;
240 x = *D;
242 하지만, 이건 다음의 두 조합 중 하나로 만들어질 수 있습니다:
244 STORE *A = 5, x = LOAD *D
245 x = LOAD *D, STORE *A = 5
247 두번째 조합은 데이터를 읽어온 _후에_ 주소를 설정하므로, 오동작을 일으킬 겁니다.
250 보장사항
251 --------
253 CPU 에게 기대할 수 있는 최소한의 보장사항 몇가지가 있습니다:
255 (*) 어떤 CPU 든, 의존성이 존재하는 메모리 액세스들은 해당 CPU 자신에게
256 있어서는 순서대로 메모리 시스템에 수행 요청됩니다. 즉, 다음에 대해서:
258 Q = READ_ONCE(P); smp_read_barrier_depends(); D = READ_ONCE(*Q);
260 CPU 는 다음과 같은 메모리 오퍼레이션 시퀀스를 수행 요청합니다:
262 Q = LOAD P, D = LOAD *Q
264 그리고 그 시퀀스 내에서의 순서는 항상 지켜집니다. 대부분의 시스템에서
265 smp_read_barrier_depends() 는 아무일도 안하지만 DEC Alpha 에서는
266 명시적으로 사용되어야 합니다. 보통의 경우에는 smp_read_barrier_depends()
267 를 직접 사용하는 대신 rcu_dereference() 같은 것들을 사용해야 함을
268 알아두세요.
270 (*) 특정 CPU 내에서 겹치는 영역의 메모리에 행해지는 로드와 스토어 들은 해당
271 CPU 안에서는 순서가 바뀌지 않은 것으로 보여집니다. 즉, 다음에 대해서:
273 a = READ_ONCE(*X); WRITE_ONCE(*X, b);
275 CPU 는 다음의 메모리 오퍼레이션 시퀀스만을 메모리에 요청할 겁니다:
277 a = LOAD *X, STORE *X = b
279 그리고 다음에 대해서는:
281 WRITE_ONCE(*X, c); d = READ_ONCE(*X);
283 CPU 는 다음의 수행 요청만을 만들어 냅니다:
285 STORE *X = c, d = LOAD *X
287 (로드 오퍼레이션과 스토어 오퍼레이션이 겹치는 메모리 영역에 대해
288 수행된다면 해당 오퍼레이션들은 겹친다고 표현됩니다).
290 그리고 _반드시_ 또는 _절대로_ 가정하거나 가정하지 말아야 하는 것들이 있습니다:
292 (*) 컴파일러가 READ_ONCE() 나 WRITE_ONCE() 로 보호되지 않은 메모리 액세스를
293 당신이 원하는 대로 할 것이라는 가정은 _절대로_ 해선 안됩니다. 그것들이
294 없다면, 컴파일러는 컴파일러 배리어 섹션에서 다루게 될, 모든 "창의적인"
295 변경들을 만들어낼 권한을 갖게 됩니다.
297 (*) 개별적인 로드와 스토어들이 주어진 순서대로 요청될 것이라는 가정은 _절대로_
298 하지 말아야 합니다. 이 말은 곧:
300 X = *A; Y = *B; *D = Z;
302 는 다음의 것들 중 어느 것으로든 만들어질 수 있다는 의미입니다:
304 X = LOAD *A, Y = LOAD *B, STORE *D = Z
305 X = LOAD *A, STORE *D = Z, Y = LOAD *B
306 Y = LOAD *B, X = LOAD *A, STORE *D = Z
307 Y = LOAD *B, STORE *D = Z, X = LOAD *A
308 STORE *D = Z, X = LOAD *A, Y = LOAD *B
309 STORE *D = Z, Y = LOAD *B, X = LOAD *A
311 (*) 겹치는 메모리 액세스들은 합쳐지거나 버려질 수 있음을 _반드시_ 가정해야
312 합니다. 다음의 코드는:
314 X = *A; Y = *(A + 4);
316 다음의 것들 중 뭐든 될 수 있습니다:
318 X = LOAD *A; Y = LOAD *(A + 4);
319 Y = LOAD *(A + 4); X = LOAD *A;
320 {X, Y} = LOAD {*A, *(A + 4) };
322 그리고:
324 *A = X; *(A + 4) = Y;
326 는 다음 중 뭐든 될 수 있습니다:
328 STORE *A = X; STORE *(A + 4) = Y;
329 STORE *(A + 4) = Y; STORE *A = X;
330 STORE {*A, *(A + 4) } = {X, Y};
332 그리고 보장사항에 반대되는 것들(anti-guarantees)이 있습니다:
334 (*) 이 보장사항들은 bitfield 에는 적용되지 않는데, 컴파일러들은 bitfield 를
335 수정하는 코드를 생성할 때 원자성 없는(non-atomic) 읽고-수정하고-쓰는
336 인스트럭션들의 조합을 만드는 경우가 많기 때문입니다. 병렬 알고리즘의
337 동기화에 bitfield 를 사용하려 하지 마십시오.
339 (*) bitfield 들이 여러 락으로 보호되는 경우라 하더라도, 하나의 bitfield 의
340 모든 필드들은 하나의 락으로 보호되어야 합니다. 만약 한 bitfield 의 두
341 필드가 서로 다른 락으로 보호된다면, 컴파일러의 원자성 없는
342 읽고-수정하고-쓰는 인스트럭션 조합은 한 필드에의 업데이트가 근처의
343 필드에도 영향을 끼치게 할 수 있습니다.
345 (*) 이 보장사항들은 적절하게 정렬되고 크기가 잡힌 스칼라 변수들에 대해서만
346 적용됩니다. "적절하게 크기가 잡힌" 이라함은 현재로써는 "char", "short",
347 "int" 그리고 "long" 과 같은 크기의 변수들을 의미합니다. "적절하게 정렬된"
348 은 자연스런 정렬을 의미하는데, 따라서 "char" 에 대해서는 아무 제약이 없고,
349 "short" 에 대해서는 2바이트 정렬을, "int" 에는 4바이트 정렬을, 그리고
350 "long" 에 대해서는 32-bit 시스템인지 64-bit 시스템인지에 따라 4바이트 또는
351 8바이트 정렬을 의미합니다. 이 보장사항들은 C11 표준에서 소개되었으므로,
352 C11 전의 오래된 컴파일러(예를 들어, gcc 4.6) 를 사용할 때엔 주의하시기
353 바랍니다. 표준에 이 보장사항들은 "memory location" 을 정의하는 3.14
354 섹션에 다음과 같이 설명되어 있습니다:
355 (역자: 인용문이므로 번역하지 않습니다)
357 memory location
358 either an object of scalar type, or a maximal sequence
359 of adjacent bit-fields all having nonzero width
361 NOTE 1: Two threads of execution can update and access
362 separate memory locations without interfering with
363 each other.
365 NOTE 2: A bit-field and an adjacent non-bit-field member
366 are in separate memory locations. The same applies
367 to two bit-fields, if one is declared inside a nested
368 structure declaration and the other is not, or if the two
369 are separated by a zero-length bit-field declaration,
370 or if they are separated by a non-bit-field member
371 declaration. It is not safe to concurrently update two
372 bit-fields in the same structure if all members declared
373 between them are also bit-fields, no matter what the
374 sizes of those intervening bit-fields happen to be.
377 =========================
378 메모리 배리어란 무엇인가?
379 =========================
381 앞에서 봤듯이, 상호간 의존성이 없는 메모리 오퍼레이션들은 실제로는 무작위적
382 순서로 수행될 수 있으며, 이는 CPU 와 CPU 간의 상호작용이나 I/O 에 문제가 될 수
383 있습니다. 따라서 컴파일러와 CPU 가 순서를 바꾸는데 제약을 걸 수 있도록 개입할
384 수 있는 어떤 방법이 필요합니다.
386 메모리 배리어는 그런 개입 수단입니다. 메모리 배리어는 배리어를 사이에 둔 앞과
387 뒤 양측의 메모리 오퍼레이션들 간에 부분적 순서가 존재하도록 하는 효과를 줍니다.
389 시스템의 CPU 들과 여러 디바이스들은 성능을 올리기 위해 명령어 재배치, 실행
390 유예, 메모리 오퍼레이션들의 조합, 예측적 로드(speculative load), 브랜치
391 예측(speculative branch prediction), 다양한 종류의 캐싱(caching) 등의 다양한
392 트릭을 사용할 수 있기 때문에 이런 강제력은 중요합니다. 메모리 배리어들은 이런
393 트릭들을 무효로 하거나 억제하는 목적으로 사용되어져서 코드가 여러 CPU 와
394 디바이스들 간의 상호작용을 정상적으로 제어할 수 있게 해줍니다.
397 메모리 배리어의 종류
398 --------------------
400 메모리 배리어는 네개의 기본 타입으로 분류됩니다:
402 (1) 쓰기 (또는 스토어) 메모리 배리어.
404 쓰기 메모리 배리어는 시스템의 다른 컴포넌트들에 해당 배리어보다 앞서
405 명시된 모든 STORE 오퍼레이션들이 해당 배리어 뒤에 명시된 모든 STORE
406 오퍼레이션들보다 먼저 수행된 것으로 보일 것을 보장합니다.
408 쓰기 배리어는 스토어 오퍼레이션들에 대한 부분적 순서 세우기입니다; 로드
409 오퍼레이션들에 대해서는 어떤 영향도 끼치지 않습니다.
411 CPU 는 시간의 흐름에 따라 메모리 시스템에 일련의 스토어 오퍼레이션들을
412 하나씩 요청해 집어넣습니다. 쓰기 배리어 앞의 모든 스토어 오퍼레이션들은
413 쓰기 배리어 뒤의 모든 스토어 오퍼레이션들보다 _앞서_ 수행될 겁니다.
415 [!] 쓰기 배리어들은 읽기 또는 데이터 의존성 배리어와 함께 짝을 맞춰
416 사용되어야만 함을 알아두세요; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
419 (2) 데이터 의존성 배리어.
421 데이터 의존성 배리어는 읽기 배리어의 보다 완화된 형태입니다. 두개의 로드
422 오퍼레이션이 있고 두번째 것이 첫번째 것의 결과에 의존하고 있을 때(예:
423 두번째 로드가 참조할 주소를 첫번째 로드가 읽는 경우), 두번째 로드가 읽어올
424 데이터는 첫번째 로드에 의해 그 주소가 얻어지기 전에 업데이트 되어 있음을
425 보장하기 위해서 데이터 의존성 배리어가 필요할 수 있습니다.
427 데이터 의존성 배리어는 상호 의존적인 로드 오퍼레이션들 사이의 부분적 순서
428 세우기입니다; 스토어 오퍼레이션들이나 독립적인 로드들, 또는 중복되는
429 로드들에 대해서는 어떤 영향도 끼치지 않습니다.
431 (1) 에서 언급했듯이, 시스템의 CPU 들은 메모리 시스템에 일련의 스토어
432 오퍼레이션들을 던져 넣고 있으며, 거기에 관심이 있는 다른 CPU 는 그
433 오퍼레이션들을 메모리 시스템이 실행한 결과를 인지할 수 있습니다. 이처럼
434 다른 CPU 의 스토어 오퍼레이션의 결과에 관심을 두고 있는 CPU 가 수행 요청한
435 데이터 의존성 배리어는, 배리어 앞의 어떤 로드 오퍼레이션이 다른 CPU 에서
436 던져 넣은 스토어 오퍼레이션과 같은 영역을 향했다면, 그런 스토어
437 오퍼레이션들이 만들어내는 결과가 데이터 의존성 배리어 뒤의 로드
438 오퍼레이션들에게는 보일 것을 보장합니다.
440 이 순서 세우기 제약에 대한 그림을 보기 위해선 "메모리 배리어 시퀀스의 예"
441 서브섹션을 참고하시기 바랍니다.
443 [!] 첫번째 로드는 반드시 _데이터_ 의존성을 가져야지 컨트롤 의존성을 가져야
444 하는게 아님을 알아두십시오. 만약 두번째 로드를 위한 주소가 첫번째 로드에
445 의존적이지만 그 의존성은 조건적이지 그 주소 자체를 가져오는게 아니라면,
446 그것은 _컨트롤_ 의존성이고, 이 경우에는 읽기 배리어나 그보다 강력한
447 무언가가 필요합니다. 더 자세한 내용을 위해서는 "컨트롤 의존성" 서브섹션을
448 참고하시기 바랍니다.
450 [!] 데이터 의존성 배리어는 보통 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
451 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
454 (3) 읽기 (또는 로드) 메모리 배리어.
456 읽기 배리어는 데이터 의존성 배리어 기능의 보장사항에 더해서 배리어보다
457 앞서 명시된 모든 LOAD 오퍼레이션들이 배리어 뒤에 명시되는 모든 LOAD
458 오퍼레이션들보다 먼저 행해진 것으로 시스템의 다른 컴포넌트들에 보여질 것을
459 보장합니다.
461 읽기 배리어는 로드 오퍼레이션에 행해지는 부분적 순서 세우기입니다; 스토어
462 오퍼레이션에 대해서는 어떤 영향도 끼치지 않습니다.
464 읽기 메모리 배리어는 데이터 의존성 배리어를 내장하므로 데이터 의존성
465 배리어를 대신할 수 있습니다.
467 [!] 읽기 배리어는 일반적으로 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
468 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
471 (4) 범용 메모리 배리어.
473 범용(general) 메모리 배리어는 배리어보다 앞서 명시된 모든 LOAD 와 STORE
474 오퍼레이션들이 배리어 뒤에 명시된 모든 LOAD 와 STORE 오퍼레이션들보다
475 먼저 수행된 것으로 시스템의 나머지 컴포넌트들에 보이게 됨을 보장합니다.
477 범용 메모리 배리어는 로드와 스토어 모두에 대한 부분적 순서 세우기입니다.
479 범용 메모리 배리어는 읽기 메모리 배리어, 쓰기 메모리 배리어 모두를
480 내장하므로, 두 배리어를 모두 대신할 수 있습니다.
483 그리고 두개의 명시적이지 않은 타입이 있습니다:
485 (5) ACQUIRE 오퍼레이션.
487 이 타입의 오퍼레이션은 단방향의 투과성 배리어처럼 동작합니다. ACQUIRE
488 오퍼레이션 뒤의 모든 메모리 오퍼레이션들이 ACQUIRE 오퍼레이션 후에
489 일어난 것으로 시스템의 나머지 컴포넌트들에 보이게 될 것이 보장됩니다.
490 LOCK 오퍼레이션과 smp_load_acquire(), smp_cond_acquire() 오퍼레이션도
491 ACQUIRE 오퍼레이션에 포함됩니다. smp_cond_acquire() 오퍼레이션은 컨트롤
492 의존성과 smp_rmb() 를 사용해서 ACQUIRE 의 의미적 요구사항(semantic)을
493 충족시킵니다.
495 ACQUIRE 오퍼레이션 앞의 메모리 오퍼레이션들은 ACQUIRE 오퍼레이션 완료 후에
496 수행된 것처럼 보일 수 있습니다.
498 ACQUIRE 오퍼레이션은 거의 항상 RELEASE 오퍼레이션과 짝을 지어 사용되어야
499 합니다.
502 (6) RELEASE 오퍼레이션.
504 이 타입의 오퍼레이션들도 단방향 투과성 배리어처럼 동작합니다. RELEASE
505 오퍼레이션 앞의 모든 메모리 오퍼레이션들은 RELEASE 오퍼레이션 전에 완료된
506 것으로 시스템의 다른 컴포넌트들에 보여질 것이 보장됩니다. UNLOCK 류의
507 오퍼레이션들과 smp_store_release() 오퍼레이션도 RELEASE 오퍼레이션의
508 일종입니다.
510 RELEASE 오퍼레이션 뒤의 메모리 오퍼레이션들은 RELEASE 오퍼레이션이
511 완료되기 전에 행해진 것처럼 보일 수 있습니다.
513 ACQUIRE 와 RELEASE 오퍼레이션의 사용은 일반적으로 다른 메모리 배리어의
514 필요성을 없앱니다 (하지만 "MMIO 쓰기 배리어" 서브섹션에서 설명되는 예외를
515 알아두세요). 또한, RELEASE+ACQUIRE 조합은 범용 메모리 배리어처럼 동작할
516 것을 보장하지 -않습니다-. 하지만, 어떤 변수에 대한 RELEASE 오퍼레이션을
517 앞서는 메모리 액세스들의 수행 결과는 이 RELEASE 오퍼레이션을 뒤이어 같은
518 변수에 대해 수행된 ACQUIRE 오퍼레이션을 뒤따르는 메모리 액세스에는 보여질
519 것이 보장됩니다. 다르게 말하자면, 주어진 변수의 크리티컬 섹션에서는, 해당
520 변수에 대한 앞의 크리티컬 섹션에서의 모든 액세스들이 완료되었을 것을
521 보장합니다.
523 즉, ACQUIRE 는 최소한의 "취득" 동작처럼, 그리고 RELEASE 는 최소한의 "공개"
524 처럼 동작한다는 의미입니다.
526 atomic_ops.txt 에서 설명되는 어토믹 오퍼레이션들 중에는 완전히 순서잡힌 것들과
527 (배리어를 사용하지 않는) 완화된 순서의 것들 외에 ACQUIRE 와 RELEASE 부류의
528 것들도 존재합니다. 로드와 스토어를 모두 수행하는 조합된 어토믹 오퍼레이션에서,
529 ACQUIRE 는 해당 오퍼레이션의 로드 부분에만 적용되고 RELEASE 는 해당
530 오퍼레이션의 스토어 부분에만 적용됩니다.
532 메모리 배리어들은 두 CPU 간, 또는 CPU 와 디바이스 간에 상호작용의 가능성이 있을
533 때에만 필요합니다. 만약 어떤 코드에 그런 상호작용이 없을 것이 보장된다면, 해당
534 코드에서는 메모리 배리어를 사용할 필요가 없습니다.
537 이것들은 _최소한의_ 보장사항들임을 알아두세요. 다른 아키텍쳐에서는 더 강력한
538 보장사항을 제공할 수도 있습니다만, 그런 보장사항은 아키텍쳐 종속적 코드 이외의
539 부분에서는 신뢰되지 _않을_ 겁니다.
542 메모리 배리어에 대해 가정해선 안될 것
543 -------------------------------------
545 리눅스 커널 메모리 배리어들이 보장하지 않는 것들이 있습니다:
547 (*) 메모리 배리어 앞에서 명시된 어떤 메모리 액세스도 메모리 배리어 명령의 수행
548 완료 시점까지 _완료_ 될 것이란 보장은 없습니다; 배리어가 하는 일은 CPU 의
549 액세스 큐에 특정 타입의 액세스들은 넘을 수 없는 선을 긋는 것으로 생각될 수
550 있습니다.
552 (*) 한 CPU 에서 메모리 배리어를 수행하는게 시스템의 다른 CPU 나 하드웨어에
553 어떤 직접적인 영향을 끼친다는 보장은 존재하지 않습니다. 배리어 수행이
554 만드는 간접적 영향은 두번째 CPU 가 첫번째 CPU 의 액세스들의 결과를
555 바라보는 순서가 됩니다만, 다음 항목을 보세요:
557 (*) 첫번째 CPU 가 두번째 CPU 의 메모리 액세스들의 결과를 바라볼 때, _설령_
558 두번째 CPU 가 메모리 배리어를 사용한다 해도, 첫번째 CPU _또한_ 그에 맞는
559 메모리 배리어를 사용하지 않는다면 ("SMP 배리어 짝맞추기" 서브섹션을
560 참고하세요) 그 결과가 올바른 순서로 보여진다는 보장은 없습니다.
562 (*) CPU 바깥의 하드웨어[*] 가 메모리 액세스들의 순서를 바꾸지 않는다는 보장은
563 존재하지 않습니다. CPU 캐시 일관성 메커니즘은 메모리 배리어의 간접적
564 영향을 CPU 사이에 전파하긴 하지만, 순서대로 전파하지는 않을 수 있습니다.
566 [*] 버스 마스터링 DMA 와 일관성에 대해서는 다음을 참고하시기 바랍니다:
568 Documentation/PCI/pci.txt
569 Documentation/DMA-API-HOWTO.txt
570 Documentation/DMA-API.txt
573 데이터 의존성 배리어
574 --------------------
576 데이터 의존성 배리어의 사용에 있어 지켜야 하는 사항들은 약간 미묘하고, 데이터
577 의존성 배리어가 사용되어야 하는 상황도 항상 명백하지는 않습니다. 설명을 위해
578 다음의 이벤트 시퀀스를 생각해 봅시다:
580 CPU 1 CPU 2
581 =============== ===============
582 { A == 1, B == 2, C == 3, P == &A, Q == &C }
583 B = 4;
584 <쓰기 배리어>
585 WRITE_ONCE(P, &B)
586 Q = READ_ONCE(P);
587 D = *Q;
589 여기엔 분명한 데이터 의존성이 존재하므로, 이 시퀀스가 끝났을 때 Q 는 &A 또는 &B
590 일 것이고, 따라서:
592 (Q == &A) 는 (D == 1) 를,
593 (Q == &B) 는 (D == 4) 를 의미합니다.
595 하지만! CPU 2 는 B 의 업데이트를 인식하기 전에 P 의 업데이트를 인식할 수 있고,
596 따라서 다음의 결과가 가능합니다:
598 (Q == &B) and (D == 2) ????
600 이런 결과는 일관성이나 인과 관계 유지가 실패한 것처럼 보일 수도 있겠지만,
601 그렇지 않습니다, 그리고 이 현상은 (DEC Alpha 와 같은) 여러 CPU 에서 실제로
602 발견될 수 있습니다.
604 이 문제 상황을 제대로 해결하기 위해, 데이터 의존성 배리어나 그보다 강화된
605 무언가가 주소를 읽어올 때와 데이터를 읽어올 때 사이에 추가되어야만 합니다:
607 CPU 1 CPU 2
608 =============== ===============
609 { A == 1, B == 2, C == 3, P == &A, Q == &C }
610 B = 4;
611 <쓰기 배리어>
612 WRITE_ONCE(P, &B);
613 Q = READ_ONCE(P);
614 <데이터 의존성 배리어>
615 D = *Q;
617 이 변경은 앞의 처음 두가지 결과 중 하나만이 발생할 수 있고, 세번째의 결과는
618 발생할 수 없도록 합니다.
620 데이터 의존성 배리어는 의존적 쓰기에 대해서도 순서를 잡아줍니다:
622 CPU 1 CPU 2
623 =============== ===============
624 { A == 1, B == 2, C = 3, P == &A, Q == &C }
625 B = 4;
626 <쓰기 배리어>
627 WRITE_ONCE(P, &B);
628 Q = READ_ONCE(P);
629 <데이터 의존성 배리어>
630 *Q = 5;
632 이 데이터 의존성 배리어는 Q 로의 읽기가 *Q 로의 스토어와 순서를 맞추게
633 해줍니다. 이는 다음과 같은 결과를 막습니다:
635 (Q == &B) && (B == 4)
637 이런 패턴은 드물게 사용되어야 함을 알아 두시기 바랍니다. 무엇보다도, 의존성
638 순서 규칙의 의도는 쓰기 작업을 -예방- 해서 그로 인해 발생하는 비싼 캐시 미스도
639 없애려는 것입니다. 이 패턴은 드물게 발생하는 에러 조건 같은것들을 기록하는데
640 사용될 수 있고, 이렇게 배리어를 사용해 순서를 지키게 함으로써 그런 기록이
641 사라지는 것을 막습니다.
644 [!] 상당히 비직관적인 이 상황은 분리된 캐시를 가진 기계, 예를 들어 한 캐시
645 뱅크가 짝수번 캐시 라인을 처리하고 다른 뱅크는 홀수번 캐시 라인을 처리하는 기계
646 등에서 가장 잘 발생합니다. 포인터 P 는 홀수 번호의 캐시 라인에 있고, 변수 B 는
647 짝수 번호 캐시 라인에 있다고 생각해 봅시다. 그런 상태에서 읽기 작업을 하는 CPU
648 의 짝수번 뱅크는 할 일이 쌓여 매우 바쁘지만 홀수번 뱅크는 할 일이 없어 아무
649 일도 하지 않고 있었다면, 포인터 P 는 새 값 (&B) 을, 그리고 변수 B 는 옛날 값
650 (2) 을 가지고 있는 상태가 보여질 수도 있습니다.
653 데이터 의존성 배리어는 매우 중요한데, 예를 들어 RCU 시스템에서 그렇습니다.
654 include/linux/rcupdate.h 의 rcu_assign_pointer() 와 rcu_dereference() 를
655 참고하세요. 여기서 데이터 의존성 배리어는 RCU 로 관리되는 포인터의 타겟을 현재
656 타겟에서 수정된 새로운 타겟으로 바꾸는 작업에서 새로 수정된 타겟이 초기화가
657 완료되지 않은 채로 보여지는 일이 일어나지 않게 해줍니다.
659 더 많은 예를 위해선 "캐시 일관성" 서브섹션을 참고하세요.
662 컨트롤 의존성
663 -------------
665 현재의 컴파일러들은 컨트롤 의존성을 이해하고 있지 않기 때문에 컨트롤 의존성은
666 약간 다루기 어려울 수 있습니다. 이 섹션의 목적은 여러분이 컴파일러의 무시로
667 인해 여러분의 코드가 망가지는 걸 막을 수 있도록 돕는겁니다.
669 로드-로드 컨트롤 의존성은 데이터 의존성 배리어만으로는 정확히 동작할 수가
670 없어서 읽기 메모리 배리어를 필요로 합니다. 아래의 코드를 봅시다:
672 q = READ_ONCE(a);
673 if (q) {
674 <데이터 의존성 배리어> /* BUG: No data dependency!!! */
675 p = READ_ONCE(b);
676 }
678 이 코드는 원하는 대로의 효과를 내지 못할 수 있는데, 이 코드에는 데이터 의존성이
679 아니라 컨트롤 의존성이 존재하기 때문으로, 이런 상황에서 CPU 는 실행 속도를 더
680 빠르게 하기 위해 분기 조건의 결과를 예측하고 코드를 재배치 할 수 있어서 다른
681 CPU 는 b 로부터의 로드 오퍼레이션이 a 로부터의 로드 오퍼레이션보다 먼저 발생한
682 걸로 인식할 수 있습니다. 여기에 정말로 필요했던 건 다음과 같습니다:
684 q = READ_ONCE(a);
685 if (q) {
686 <읽기 배리어>
687 p = READ_ONCE(b);
688 }
690 하지만, 스토어 오퍼레이션은 예측적으로 수행되지 않습니다. 즉, 다음 예에서와
691 같이 로드-스토어 컨트롤 의존성이 존재하는 경우에는 순서가 -지켜진다-는
692 의미입니다.
694 q = READ_ONCE(a);
695 if (q) {
696 WRITE_ONCE(b, 1);
697 }
699 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다. 그렇다곤
700 하나, READ_ONCE() 도 WRITE_ONCE() 도 선택사항이 아니라 필수사항임을 부디
701 명심하세요! READ_ONCE() 가 없다면, 컴파일러는 'a' 로부터의 로드를 'a' 로부터의
702 또다른 로드와 조합할 수 있습니다. WRITE_ONCE() 가 없다면, 컴파일러는 'b' 로의
703 스토어를 'b' 로의 또라느 스토어들과 조합할 수 있습니다. 두 경우 모두 순서에
704 있어 상당히 비직관적인 결과를 초래할 수 있습니다.
706 이걸로 끝이 아닌게, 컴파일러가 변수 'a' 의 값이 항상 0이 아니라고 증명할 수
707 있다면, 앞의 예에서 "if" 문을 없애서 다음과 같이 최적화 할 수도 있습니다:
709 q = a;
710 b = 1; /* BUG: Compiler and CPU can both reorder!!! */
712 그러니 READ_ONCE() 를 반드시 사용하세요.
714 다음과 같이 "if" 문의 양갈래 브랜치에 모두 존재하는 동일한 스토어에 대해 순서를
715 강제하고 싶은 경우가 있을 수 있습니다:
717 q = READ_ONCE(a);
718 if (q) {
719 barrier();
720 WRITE_ONCE(b, 1);
721 do_something();
722 } else {
723 barrier();
724 WRITE_ONCE(b, 1);
725 do_something_else();
726 }
728 안타깝게도, 현재의 컴파일러들은 높은 최적화 레벨에서는 이걸 다음과 같이
729 바꿔버립니다:
731 q = READ_ONCE(a);
732 barrier();
733 WRITE_ONCE(b, 1); /* BUG: No ordering vs. load from a!!! */
734 if (q) {
735 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
736 do_something();
737 } else {
738 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
739 do_something_else();
740 }
742 이제 'a' 에서의 로드와 'b' 로의 스토어 사이에는 조건적 관계가 없기 때문에 CPU
743 는 이들의 순서를 바꿀 수 있게 됩니다: 이런 경우에 조건적 관계는 반드시
744 필요한데, 모든 컴파일러 최적화가 이루어지고 난 후의 어셈블리 코드에서도
745 마찬가지입니다. 따라서, 이 예에서 순서를 지키기 위해서는 smp_store_release()
746 와 같은 명시적 메모리 배리어가 필요합니다:
748 q = READ_ONCE(a);
749 if (q) {
750 smp_store_release(&b, 1);
751 do_something();
752 } else {
753 smp_store_release(&b, 1);
754 do_something_else();
755 }
757 반면에 명시적 메모리 배리어가 없다면, 이런 경우의 순서는 스토어 오퍼레이션들이
758 서로 다를 때에만 보장되는데, 예를 들면 다음과 같은 경우입니다:
760 q = READ_ONCE(a);
761 if (q) {
762 WRITE_ONCE(b, 1);
763 do_something();
764 } else {
765 WRITE_ONCE(b, 2);
766 do_something_else();
767 }
769 처음의 READ_ONCE() 는 컴파일러가 'a' 의 값을 증명해내는 것을 막기 위해 여전히
770 필요합니다.
772 또한, 로컬 변수 'q' 를 가지고 하는 일에 대해 주의해야 하는데, 그러지 않으면
773 컴파일러는 그 값을 추측하고 또다시 필요한 조건관계를 없애버릴 수 있습니다.
774 예를 들면:
776 q = READ_ONCE(a);
777 if (q % MAX) {
778 WRITE_ONCE(b, 1);
779 do_something();
780 } else {
781 WRITE_ONCE(b, 2);
782 do_something_else();
783 }
785 만약 MAX 가 1 로 정의된 상수라면, 컴파일러는 (q % MAX) 는 0이란 것을 알아채고,
786 위의 코드를 아래와 같이 바꿔버릴 수 있습니다:
788 q = READ_ONCE(a);
789 WRITE_ONCE(b, 1);
790 do_something_else();
792 이렇게 되면, CPU 는 변수 'a' 로부터의 로드와 변수 'b' 로의 스토어 사이의 순서를
793 지켜줄 필요가 없어집니다. barrier() 를 추가해 해결해 보고 싶겠지만, 그건
794 도움이 안됩니다. 조건 관계는 사라졌고, barrier() 는 이를 되돌리지 못합니다.
795 따라서, 이 순서를 지켜야 한다면, MAX 가 1 보다 크다는 것을, 다음과 같은 방법을
796 사용해 분명히 해야 합니다:
798 q = READ_ONCE(a);
799 BUILD_BUG_ON(MAX <= 1); /* Order load from a with store to b. */
800 if (q % MAX) {
801 WRITE_ONCE(b, 1);
802 do_something();
803 } else {
804 WRITE_ONCE(b, 2);
805 do_something_else();
806 }
808 'b' 로의 스토어들은 여전히 서로 다름을 알아두세요. 만약 그것들이 동일하면,
809 앞에서 이야기했듯, 컴파일러가 그 스토어 오퍼레이션들을 'if' 문 바깥으로
810 끄집어낼 수 있습니다.
812 또한 이진 조건문 평가에 너무 의존하지 않도록 조심해야 합니다. 다음의 예를
813 봅시다:
815 q = READ_ONCE(a);
816 if (q || 1 > 0)
817 WRITE_ONCE(b, 1);
819 첫번째 조건만으로는 브랜치 조건 전체를 거짓으로 만들 수 없고 두번째 조건은 항상
820 참이기 때문에, 컴파일러는 이 예를 다음과 같이 바꿔서 컨트롤 의존성을 없애버릴
821 수 있습니다:
823 q = READ_ONCE(a);
824 WRITE_ONCE(b, 1);
826 이 예는 컴파일러가 코드를 추측으로 수정할 수 없도록 분명히 해야 한다는 점을
827 강조합니다. 조금 더 일반적으로 말해서, READ_ONCE() 는 컴파일러에게 주어진 로드
828 오퍼레이션을 위한 코드를 정말로 만들도록 하지만, 컴파일러가 그렇게 만들어진
829 코드의 수행 결과를 사용하도록 강제하지는 않습니다.
831 또한, 컨트롤 의존성은 if 문의 then 절과 else 절에 대해서만 적용됩니다. 상세히
832 말해서, 컨트롤 의존성은 if 문을 뒤따르는 코드에는 적용되지 않습니다:
834 q = READ_ONCE(a);
835 if (q) {
836 WRITE_ONCE(b, 1);
837 } else {
838 WRITE_ONCE(b, 2);
839 }
840 WRITE_ONCE(c, 1); /* BUG: No ordering against the read from 'a'. */
842 컴파일러는 volatile 타입에 대한 액세스를 재배치 할 수 없고 이 조건 하의 'b'
843 로의 쓰기를 재배치 할 수 없기 때문에 여기에 순서 규칙이 존재한다고 주장하고
844 싶을 겁니다. 불행히도 이 경우에, 컴파일러는 다음의 가상의 pseudo-assembly 언어
845 코드처럼 'b' 로의 두개의 쓰기 오퍼레이션을 conditional-move 인스트럭션으로
846 번역할 수 있습니다:
848 ld r1,a
849 cmp r1,$0
850 cmov,ne r4,$1
851 cmov,eq r4,$2
852 st r4,b
853 st $1,c
855 완화된 순서 규칙의 CPU 는 'a' 로부터의 로드와 'c' 로의 스토어 사이에 어떤
856 종류의 의존성도 갖지 않을 겁니다. 이 컨트롤 의존성은 두개의 cmov 인스트럭션과
857 거기에 의존하는 스토어 에게만 적용될 겁니다. 짧게 말하자면, 컨트롤 의존성은
858 주어진 if 문의 then 절과 else 절에게만 (그리고 이 두 절 내에서 호출되는
859 함수들에게까지) 적용되지, 이 if 문을 뒤따르는 코드에는 적용되지 않습니다.
861 마지막으로, 컨트롤 의존성은 이행성 (transitivity) 을 제공하지 -않습니다-. 이건
862 'x' 와 'y' 가 둘 다 0 이라는 초기값을 가졌다는 가정 하의 두개의 예제로
863 보이겠습니다:
865 CPU 0 CPU 1
866 ======================= =======================
867 r1 = READ_ONCE(x); r2 = READ_ONCE(y);
868 if (r1 > 0) if (r2 > 0)
869 WRITE_ONCE(y, 1); WRITE_ONCE(x, 1);
871 assert(!(r1 == 1 && r2 == 1));
873 이 두 CPU 예제에서 assert() 의 조건은 항상 참일 것입니다. 그리고, 만약 컨트롤
874 의존성이 이행성을 (실제로는 그러지 않지만) 보장한다면, 다음의 CPU 가 추가되어도
875 아래의 assert() 조건은 참이 될것입니다:
877 CPU 2
878 =====================
879 WRITE_ONCE(x, 2);
881 assert(!(r1 == 2 && r2 == 1 && x == 2)); /* FAILS!!! */
883 하지만 컨트롤 의존성은 이행성을 제공하지 -않기- 때문에, 세개의 CPU 예제가 실행
884 완료된 후에 위의 assert() 의 조건은 거짓으로 평가될 수 있습니다. 세개의 CPU
885 예제가 순서를 지키길 원한다면, CPU 0 와 CPU 1 코드의 로드와 스토어 사이, "if"
886 문 바로 다음에 smp_mb()를 넣어야 합니다. 더 나아가서, 최초의 두 CPU 예제는
887 매우 위험하므로 사용되지 않아야 합니다.
889 이 두개의 예제는 다음 논문:
890 http://www.cl.cam.ac.uk/users/pes20/ppc-supplemental/test6.pdf 와
891 이 사이트: https://www.cl.cam.ac.uk/~pes20/ppcmem/index.html 에 나온 LB 와 WWC
892 리트머스 테스트입니다.
894 요약하자면:
896 (*) 컨트롤 의존성은 앞의 로드들을 뒤의 스토어들에 대해 순서를 맞춰줍니다.
897 하지만, 그 외의 어떤 순서도 보장하지 -않습니다-: 앞의 로드와 뒤의 로드들
898 사이에도, 앞의 스토어와 뒤의 스토어들 사이에도요. 이런 다른 형태의
899 순서가 필요하다면 smp_rmb() 나 smp_wmb()를, 또는, 앞의 스토어들과 뒤의
900 로드들 사이의 순서를 위해서는 smp_mb() 를 사용하세요.
902 (*) "if" 문의 양갈래 브랜치가 같은 변수에의 동일한 스토어로 시작한다면, 그
903 스토어들은 각 스토어 앞에 smp_mb() 를 넣거나 smp_store_release() 를
904 사용해서 스토어를 하는 식으로 순서를 맞춰줘야 합니다. 이 문제를 해결하기
905 위해 "if" 문의 양갈래 브랜치의 시작 지점에 barrier() 를 넣는 것만으로는
906 충분한 해결이 되지 않는데, 이는 앞의 예에서 본것과 같이, 컴파일러의
907 최적화는 barrier() 가 의미하는 바를 지키면서도 컨트롤 의존성을 손상시킬
908 수 있기 때문이라는 점을 부디 알아두시기 바랍니다.
910 (*) 컨트롤 의존성은 앞의 로드와 뒤의 스토어 사이에 최소 하나의, 실행
911 시점에서의 조건관계를 필요로 하며, 이 조건관계는 앞의 로드와 관계되어야
912 합니다. 만약 컴파일러가 조건 관계를 최적화로 없앨수 있다면, 순서도
913 최적화로 없애버렸을 겁니다. READ_ONCE() 와 WRITE_ONCE() 의 주의 깊은
914 사용은 주어진 조건 관계를 유지하는데 도움이 될 수 있습니다.
916 (*) 컨트롤 의존성을 위해선 컴파일러가 조건관계를 없애버리는 것을 막아야
917 합니다. 주의 깊은 READ_ONCE() 나 atomic{,64}_read() 의 사용이 컨트롤
918 의존성이 사라지지 않게 하는데 도움을 줄 수 있습니다. 더 많은 정보를
919 위해선 "컴파일러 배리어" 섹션을 참고하시기 바랍니다.
921 (*) 컨트롤 의존성은 컨트롤 의존성을 갖는 if 문의 then 절과 else 절과 이 두 절
922 내에서 호출되는 함수들에만 적용됩니다. 컨트롤 의존성은 컨트롤 의존성을
923 갖는 if 문을 뒤따르는 코드에는 적용되지 -않습니다-.
925 (*) 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다.
927 (*) 컨트롤 의존성은 이행성을 제공하지 -않습니다-. 이행성이 필요하다면,
928 smp_mb() 를 사용하세요.
930 (*) 컴파일러는 컨트롤 의존성을 이해하고 있지 않습니다. 따라서 컴파일러가
931 여러분의 코드를 망가뜨리지 않도록 하는건 여러분이 해야 하는 일입니다.
934 SMP 배리어 짝맞추기
935 --------------------
937 CPU 간 상호작용을 다룰 때에 일부 타입의 메모리 배리어는 항상 짝을 맞춰
938 사용되어야 합니다. 적절하게 짝을 맞추지 않은 코드는 사실상 에러에 가깝습니다.
940 범용 배리어들은 범용 배리어끼리도 짝을 맞추지만 이행성이 없는 대부분의 다른
941 타입의 배리어들과도 짝을 맞춥니다. ACQUIRE 배리어는 RELEASE 배리어와 짝을
942 맞춥니다만, 둘 다 범용 배리어를 포함해 다른 배리어들과도 짝을 맞출 수 있습니다.
943 쓰기 배리어는 데이터 의존성 배리어나 컨트롤 의존성, ACQUIRE 배리어, RELEASE
944 배리어, 읽기 배리어, 또는 범용 배리어와 짝을 맞춥니다. 비슷하게 읽기 배리어나
945 컨트롤 의존성, 또는 데이터 의존성 배리어는 쓰기 배리어나 ACQUIRE 배리어,
946 RELEASE 배리어, 또는 범용 배리어와 짝을 맞추는데, 다음과 같습니다:
948 CPU 1 CPU 2
949 =============== ===============
950 WRITE_ONCE(a, 1);
951 <쓰기 배리어>
952 WRITE_ONCE(b, 2); x = READ_ONCE(b);
953 <읽기 배리어>
954 y = READ_ONCE(a);
956 또는:
958 CPU 1 CPU 2
959 =============== ===============================
960 a = 1;
961 <쓰기 배리어>
962 WRITE_ONCE(b, &a); x = READ_ONCE(b);
963 <데이터 의존성 배리어>
964 y = *x;
966 또는:
968 CPU 1 CPU 2
969 =============== ===============================
970 r1 = READ_ONCE(y);
971 <범용 배리어>
972 WRITE_ONCE(y, 1); if (r2 = READ_ONCE(x)) {
973 <묵시적 컨트롤 의존성>
974 WRITE_ONCE(y, 1);
975 }
977 assert(r1 == 0 || r2 == 0);
979 기본적으로, 여기서의 읽기 배리어는 "더 완화된" 타입일 순 있어도 항상 존재해야
980 합니다.
982 [!] 쓰기 배리어 앞의 스토어 오퍼레이션은 일반적으로 읽기 배리어나 데이터
983 의존성 배리어 뒤의 로드 오퍼레이션과 매치될 것이고, 반대도 마찬가지입니다:
985 CPU 1 CPU 2
986 =================== ===================
987 WRITE_ONCE(a, 1); }---- --->{ v = READ_ONCE(c);
988 WRITE_ONCE(b, 2); } \ / { w = READ_ONCE(d);
989 <쓰기 배리어> \ <읽기 배리어>
990 WRITE_ONCE(c, 3); } / \ { x = READ_ONCE(a);
991 WRITE_ONCE(d, 4); }---- --->{ y = READ_ONCE(b);
994 메모리 배리어 시퀀스의 예
995 -------------------------
997 첫째, 쓰기 배리어는 스토어 오퍼레이션들의 부분적 순서 세우기로 동작합니다.
998 아래의 이벤트 시퀀스를 보세요:
1000 CPU 1
1001 =======================
1002 STORE A = 1
1003 STORE B = 2
1004 STORE C = 3
1005 <쓰기 배리어>
1006 STORE D = 4
1007 STORE E = 5
1009 이 이벤트 시퀀스는 메모리 일관성 시스템에 원소끼리의 순서가 존재하지 않는 집합
1010 { STORE A, STORE B, STORE C } 가 역시 원소끼리의 순서가 존재하지 않는 집합
1011 { STORE D, STORE E } 보다 먼저 일어난 것으로 시스템의 나머지 요소들에 보이도록
1012 전달됩니다:
1014 +-------+ : :
1015 | | +------+
1016 | |------>| C=3 | } /\
1017 | | : +------+ }----- \ -----> 시스템의 나머지 요소에
1018 | | : | A=1 | } \/ 보여질 수 있는 이벤트들
1019 | | : +------+ }
1020 | CPU 1 | : | B=2 | }
1021 | | +------+ }
1022 | | wwwwwwwwwwwwwwww } <--- 여기서 쓰기 배리어는 배리어 앞의
1023 | | +------+ } 모든 스토어가 배리어 뒤의 스토어
1024 | | : | E=5 | } 전에 메모리 시스템에 전달되도록
1025 | | : +------+ } 합니다
1026 | |------>| D=4 | }
1027 | | +------+
1028 +-------+ : :
1029 |
1030 | CPU 1 에 의해 메모리 시스템에 전달되는
1031 | 일련의 스토어 오퍼레이션들
1032 V
1035 둘째, 데이터 의존성 배리어는 데이터 의존적 로드 오퍼레이션들의 부분적 순서
1036 세우기로 동작합니다. 다음 일련의 이벤트들을 보세요:
1038 CPU 1 CPU 2
1039 ======================= =======================
1040 { B = 7; X = 9; Y = 8; C = &Y }
1041 STORE A = 1
1042 STORE B = 2
1043 <쓰기 배리어>
1044 STORE C = &B LOAD X
1045 STORE D = 4 LOAD C (gets &B)
1046 LOAD *C (reads B)
1048 여기에 별다른 개입이 없다면, CPU 1 의 쓰기 배리어에도 불구하고 CPU 2 는 CPU 1
1049 의 이벤트들을 완전히 무작위적 순서로 인지하게 됩니다:
1051 +-------+ : : : :
1052 | | +------+ +-------+ | CPU 2 에 인지되는
1053 | |------>| B=2 |----- --->| Y->8 | | 업데이트 이벤트
1054 | | : +------+ \ +-------+ | 시퀀스
1055 | CPU 1 | : | A=1 | \ --->| C->&Y | V
1056 | | +------+ | +-------+
1057 | | wwwwwwwwwwwwwwww | : :
1058 | | +------+ | : :
1059 | | : | C=&B |--- | : : +-------+
1060 | | : +------+ \ | +-------+ | |
1061 | |------>| D=4 | ----------->| C->&B |------>| |
1062 | | +------+ | +-------+ | |
1063 +-------+ : : | : : | |
1064 | : : | |
1065 | : : | CPU 2 |
1066 | +-------+ | |
1067 분명히 잘못된 ---> | | B->7 |------>| |
1068 B 의 값 인지 (!) | +-------+ | |
1069 | : : | |
1070 | +-------+ | |
1071 X 의 로드가 B 의 ---> \ | X->9 |------>| |
1072 일관성 유지를 \ +-------+ | |
1073 지연시킴 ----->| B->2 | +-------+
1074 +-------+
1075 : :
1078 앞의 예에서, CPU 2 는 (B 의 값이 될) *C 의 값 읽기가 C 의 LOAD 뒤에 이어짐에도
1079 B 가 7 이라는 결과를 얻습니다.
1081 하지만, 만약 데이터 의존성 배리어가 C 의 로드와 *C (즉, B) 의 로드 사이에
1082 있었다면:
1084 CPU 1 CPU 2
1085 ======================= =======================
1086 { B = 7; X = 9; Y = 8; C = &Y }
1087 STORE A = 1
1088 STORE B = 2
1089 <쓰기 배리어>
1090 STORE C = &B LOAD X
1091 STORE D = 4 LOAD C (gets &B)
1092 <데이터 의존성 배리어>
1093 LOAD *C (reads B)
1095 다음과 같이 됩니다:
1097 +-------+ : : : :
1098 | | +------+ +-------+
1099 | |------>| B=2 |----- --->| Y->8 |
1100 | | : +------+ \ +-------+
1101 | CPU 1 | : | A=1 | \ --->| C->&Y |
1102 | | +------+ | +-------+
1103 | | wwwwwwwwwwwwwwww | : :
1104 | | +------+ | : :
1105 | | : | C=&B |--- | : : +-------+
1106 | | : +------+ \ | +-------+ | |
1107 | |------>| D=4 | ----------->| C->&B |------>| |
1108 | | +------+ | +-------+ | |
1109 +-------+ : : | : : | |
1110 | : : | |
1111 | : : | CPU 2 |
1112 | +-------+ | |
1113 | | X->9 |------>| |
1114 | +-------+ | |
1115 C 로의 스토어 앞의 ---> \ ddddddddddddddddd | |
1116 모든 이벤트 결과가 \ +-------+ | |
1117 뒤의 로드에게 ----->| B->2 |------>| |
1118 보이게 강제한다 +-------+ | |
1119 : : +-------+
1122 셋째, 읽기 배리어는 로드 오퍼레이션들에의 부분적 순서 세우기로 동작합니다.
1123 아래의 일련의 이벤트를 봅시다:
1125 CPU 1 CPU 2
1126 ======================= =======================
1127 { A = 0, B = 9 }
1128 STORE A=1
1129 <쓰기 배리어>
1130 STORE B=2
1131 LOAD B
1132 LOAD A
1134 CPU 1 은 쓰기 배리어를 쳤지만, 별다른 개입이 없다면 CPU 2 는 CPU 1 에서 행해진
1135 이벤트의 결과를 무작위적 순서로 인지하게 됩니다.
1137 +-------+ : : : :
1138 | | +------+ +-------+
1139 | |------>| A=1 |------ --->| A->0 |
1140 | | +------+ \ +-------+
1141 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1142 | | +------+ | +-------+
1143 | |------>| B=2 |--- | : :
1144 | | +------+ \ | : : +-------+
1145 +-------+ : : \ | +-------+ | |
1146 ---------->| B->2 |------>| |
1147 | +-------+ | CPU 2 |
1148 | | A->0 |------>| |
1149 | +-------+ | |
1150 | : : +-------+
1151 \ : :
1152 \ +-------+
1153 ---->| A->1 |
1154 +-------+
1155 : :
1158 하지만, 만약 읽기 배리어가 B 의 로드와 A 의 로드 사이에 존재한다면:
1160 CPU 1 CPU 2
1161 ======================= =======================
1162 { A = 0, B = 9 }
1163 STORE A=1
1164 <쓰기 배리어>
1165 STORE B=2
1166 LOAD B
1167 <읽기 배리어>
1168 LOAD A
1170 CPU 1 에 의해 만들어진 부분적 순서가 CPU 2 에도 그대로 인지됩니다:
1172 +-------+ : : : :
1173 | | +------+ +-------+
1174 | |------>| A=1 |------ --->| A->0 |
1175 | | +------+ \ +-------+
1176 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1177 | | +------+ | +-------+
1178 | |------>| B=2 |--- | : :
1179 | | +------+ \ | : : +-------+
1180 +-------+ : : \ | +-------+ | |
1181 ---------->| B->2 |------>| |
1182 | +-------+ | CPU 2 |
1183 | : : | |
1184 | : : | |
1185 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | |
1186 B 로의 스토어 전의 \ +-------+ | |
1187 모든 결과를 CPU 2 에 ---->| A->1 |------>| |
1188 보이도록 한다 +-------+ | |
1189 : : +-------+
1192 더 완벽한 설명을 위해, A 의 로드가 읽기 배리어 앞과 뒤에 있으면 어떻게 될지
1193 생각해 봅시다:
1195 CPU 1 CPU 2
1196 ======================= =======================
1197 { A = 0, B = 9 }
1198 STORE A=1
1199 <쓰기 배리어>
1200 STORE B=2
1201 LOAD B
1202 LOAD A [first load of A]
1203 <읽기 배리어>
1204 LOAD A [second load of A]
1206 A 의 로드 두개가 모두 B 의 로드 뒤에 있지만, 서로 다른 값을 얻어올 수
1207 있습니다:
1209 +-------+ : : : :
1210 | | +------+ +-------+
1211 | |------>| A=1 |------ --->| A->0 |
1212 | | +------+ \ +-------+
1213 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1214 | | +------+ | +-------+
1215 | |------>| B=2 |--- | : :
1216 | | +------+ \ | : : +-------+
1217 +-------+ : : \ | +-------+ | |
1218 ---------->| B->2 |------>| |
1219 | +-------+ | CPU 2 |
1220 | : : | |
1221 | : : | |
1222 | +-------+ | |
1223 | | A->0 |------>| 1st |
1224 | +-------+ | |
1225 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | |
1226 B 로의 스토어 전의 \ +-------+ | |
1227 모든 결과를 CPU 2 에 ---->| A->1 |------>| 2nd |
1228 보이도록 한다 +-------+ | |
1229 : : +-------+
1232 하지만 CPU 1 에서의 A 업데이트는 읽기 배리어가 완료되기 전에도 보일 수도
1233 있긴 합니다:
1235 +-------+ : : : :
1236 | | +------+ +-------+
1237 | |------>| A=1 |------ --->| A->0 |
1238 | | +------+ \ +-------+
1239 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1240 | | +------+ | +-------+
1241 | |------>| B=2 |--- | : :
1242 | | +------+ \ | : : +-------+
1243 +-------+ : : \ | +-------+ | |
1244 ---------->| B->2 |------>| |
1245 | +-------+ | CPU 2 |
1246 | : : | |
1247 \ : : | |
1248 \ +-------+ | |
1249 ---->| A->1 |------>| 1st |
1250 +-------+ | |
1251 rrrrrrrrrrrrrrrrr | |
1252 +-------+ | |
1253 | A->1 |------>| 2nd |
1254 +-------+ | |
1255 : : +-------+
1258 여기서 보장되는 건, 만약 B 의 로드가 B == 2 라는 결과를 봤다면, A 에의 두번째
1259 로드는 항상 A == 1 을 보게 될 것이라는 겁니다. A 에의 첫번째 로드에는 그런
1260 보장이 없습니다; A == 0 이거나 A == 1 이거나 둘 중 하나의 결과를 보게 될겁니다.
1263 읽기 메모리 배리어 VS 로드 예측
1264 -------------------------------
1266 많은 CPU들이 로드를 예측적으로 (speculatively) 합니다: 어떤 데이터를 메모리에서
1267 로드해야 하게 될지 예측을 했다면, 해당 데이터를 로드하는 인스트럭션을 실제로는
1268 아직 만나지 않았더라도 다른 로드 작업이 없어 버스 (bus) 가 아무 일도 하고 있지
1269 않다면, 그 데이터를 로드합니다. 이후에 실제 로드 인스트럭션이 실행되면 CPU 가
1270 이미 그 값을 가지고 있기 때문에 그 로드 인스트럭션은 즉시 완료됩니다.
1272 해당 CPU 는 실제로는 그 값이 필요치 않았다는 사실이 나중에 드러날 수도 있는데 -
1273 해당 로드 인스트럭션이 브랜치로 우회되거나 했을 수 있겠죠 - , 그렇게 되면 앞서
1274 읽어둔 값을 버리거나 나중의 사용을 위해 캐시에 넣어둘 수 있습니다.
1276 다음을 생각해 봅시다:
1278 CPU 1 CPU 2
1279 ======================= =======================
1280 LOAD B
1281 DIVIDE } 나누기 명령은 일반적으로
1282 DIVIDE } 긴 시간을 필요로 합니다
1283 LOAD A
1285 는 이렇게 될 수 있습니다:
1287 : : +-------+
1288 +-------+ | |
1289 --->| B->2 |------>| |
1290 +-------+ | CPU 2 |
1291 : :DIVIDE | |
1292 +-------+ | |
1293 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1294 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1295 예측해서 수행한다 : : ~ | |
1296 : :DIVIDE | |
1297 : : ~ | |
1298 나누기가 끝나면 ---> ---> : : ~-->| |
1299 CPU 는 해당 LOAD 를 : : | |
1300 즉각 완료한다 : : +-------+
1303 읽기 배리어나 데이터 의존성 배리어를 두번째 로드 직전에 놓는다면:
1305 CPU 1 CPU 2
1306 ======================= =======================
1307 LOAD B
1308 DIVIDE
1309 DIVIDE
1310 <읽기 배리어>
1311 LOAD A
1313 예측으로 얻어진 값은 사용된 배리어의 타입에 따라서 해당 값이 옳은지 검토되게
1314 됩니다. 만약 해당 메모리 영역에 변화가 없었다면, 예측으로 얻어두었던 값이
1315 사용됩니다:
1317 : : +-------+
1318 +-------+ | |
1319 --->| B->2 |------>| |
1320 +-------+ | CPU 2 |
1321 : :DIVIDE | |
1322 +-------+ | |
1323 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1324 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1325 예측한다 : : ~ | |
1326 : :DIVIDE | |
1327 : : ~ | |
1328 : : ~ | |
1329 rrrrrrrrrrrrrrrr~ | |
1330 : : ~ | |
1331 : : ~-->| |
1332 : : | |
1333 : : +-------+
1336 하지만 다른 CPU 에서 업데이트나 무효화가 있었다면, 그 예측은 무효화되고 그 값은
1337 다시 읽혀집니다:
1339 : : +-------+
1340 +-------+ | |
1341 --->| B->2 |------>| |
1342 +-------+ | CPU 2 |
1343 : :DIVIDE | |
1344 +-------+ | |
1345 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1346 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1347 예측한다 : : ~ | |
1348 : :DIVIDE | |
1349 : : ~ | |
1350 : : ~ | |
1351 rrrrrrrrrrrrrrrrr | |
1352 +-------+ | |
1353 예측성 동작은 무효화 되고 ---> --->| A->1 |------>| |
1354 업데이트된 값이 다시 읽혀진다 +-------+ | |
1355 : : +-------+
1358 이행성
1359 ------
1361 이행성(transitivity)은 실제의 컴퓨터 시스템에서 항상 제공되지는 않는, 순서
1362 맞추기에 대한 상당히 직관적인 개념입니다. 다음의 예가 이행성을 보여줍니다:
1364 CPU 1 CPU 2 CPU 3
1365 ======================= ======================= =======================
1366 { X = 0, Y = 0 }
1367 STORE X=1 LOAD X STORE Y=1
1368 <범용 배리어> <범용 배리어>
1369 LOAD Y LOAD X
1371 CPU 2 의 X 로드가 1을 리턴했고 Y 로드가 0을 리턴했다고 해봅시다. 이는 CPU 2 의
1372 X 로드가 CPU 1 의 X 스토어 뒤에 이루어졌고 CPU 2 의 Y 로드는 CPU 3 의 Y 스토어
1373 전에 이루어졌음을 의미합니다. 그럼 "CPU 3 의 X 로드는 0을 리턴할 수 있나요?"
1375 CPU 2 의 X 로드는 CPU 1 의 스토어 후에 이루어졌으니, CPU 3 의 X 로드는 1을
1376 리턴하는게 자연스럽습니다. 이런 생각이 이행성의 한 예입니다: CPU A 에서 실행된
1377 로드가 CPU B 에서의 같은 변수에 대한 로드를 뒤따른다면, CPU A 의 로드는 CPU B
1378 의 로드가 내놓은 값과 같거나 그 후의 값을 내놓아야 합니다.
1380 리눅스 커널에서 범용 배리어의 사용은 이행성을 보장합니다. 따라서, 앞의 예에서
1381 CPU 2 의 X 로드가 1을, Y 로드는 0을 리턴했다면, CPU 3 의 X 로드는 반드시 1을
1382 리턴합니다.
1384 하지만, 읽기나 쓰기 배리어에 대해서는 이행성이 보장되지 -않습니다-. 예를 들어,
1385 앞의 예에서 CPU 2 의 범용 배리어가 아래처럼 읽기 배리어로 바뀐 경우를 생각해
1386 봅시다:
1388 CPU 1 CPU 2 CPU 3
1389 ======================= ======================= =======================
1390 { X = 0, Y = 0 }
1391 STORE X=1 LOAD X STORE Y=1
1392 <읽기 배리어> <범용 배리어>
1393 LOAD Y LOAD X
1395 이 코드는 이행성을 갖지 않습니다: 이 예에서는, CPU 2 의 X 로드가 1을
1396 리턴하고, Y 로드는 0을 리턴하지만 CPU 3 의 X 로드가 0을 리턴하는 것도 완전히
1397 합법적입니다.
1399 CPU 2 의 읽기 배리어가 자신의 읽기는 순서를 맞춰줘도, CPU 1 의 스토어와의
1400 순서를 맞춰준다고는 보장할 수 없다는게 핵심입니다. 따라서, CPU 1 과 CPU 2 가
1401 버퍼나 캐시를 공유하는 시스템에서 이 예제 코드가 실행된다면, CPU 2 는 CPU 1 이
1402 쓴 값에 좀 빨리 접근할 수 있을 것입니다. 따라서 CPU 1 과 CPU 2 의 접근으로
1403 조합된 순서를 모든 CPU 가 동의할 수 있도록 하기 위해 범용 배리어가 필요합니다.
1405 범용 배리어는 "글로벌 이행성"을 제공해서, 모든 CPU 들이 오퍼레이션들의 순서에
1406 동의하게 할 것입니다. 반면, release-acquire 조합은 "로컬 이행성" 만을
1407 제공해서, 해당 조합이 사용된 CPU 들만이 해당 액세스들의 조합된 순서에 동의함이
1408 보장됩니다. 예를 들어, 존경스런 Herman Hollerith 의 C 코드로 보면:
1410 int u, v, x, y, z;
1412 void cpu0(void)
1413 {
1414 r0 = smp_load_acquire(&x);
1415 WRITE_ONCE(u, 1);
1416 smp_store_release(&y, 1);
1417 }
1419 void cpu1(void)
1420 {
1421 r1 = smp_load_acquire(&y);
1422 r4 = READ_ONCE(v);
1423 r5 = READ_ONCE(u);
1424 smp_store_release(&z, 1);
1425 }
1427 void cpu2(void)
1428 {
1429 r2 = smp_load_acquire(&z);
1430 smp_store_release(&x, 1);
1431 }
1433 void cpu3(void)
1434 {
1435 WRITE_ONCE(v, 1);
1436 smp_mb();
1437 r3 = READ_ONCE(u);
1438 }
1440 cpu0(), cpu1(), 그리고 cpu2() 는 smp_store_release()/smp_load_acquire() 쌍의
1441 연결을 통한 로컬 이행성에 동참하고 있으므로, 다음과 같은 결과는 나오지 않을
1442 겁니다:
1444 r0 == 1 && r1 == 1 && r2 == 1
1446 더 나아가서, cpu0() 와 cpu1() 사이의 release-acquire 관계로 인해, cpu1() 은
1447 cpu0() 의 쓰기를 봐야만 하므로, 다음과 같은 결과도 없을 겁니다:
1449 r1 == 1 && r5 == 0
1451 하지만, release-acquire 타동성은 동참한 CPU 들에만 적용되므로 cpu3() 에는
1452 적용되지 않습니다. 따라서, 다음과 같은 결과가 가능합니다:
1454 r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0
1456 비슷하게, 다음과 같은 결과도 가능합니다:
1458 r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0 && r5 == 1
1460 cpu0(), cpu1(), 그리고 cpu2() 는 그들의 읽기와 쓰기를 순서대로 보게 되지만,
1461 release-acquire 체인에 관여되지 않은 CPU 들은 그 순서에 이견을 가질 수
1462 있습니다. 이런 이견은 smp_load_acquire() 와 smp_store_release() 의 구현에
1463 사용되는 완화된 메모리 배리어 인스트럭션들은 항상 배리어 앞의 스토어들을 뒤의
1464 로드들에 앞세울 필요는 없다는 사실에서 기인합니다. 이 말은 cpu3() 는 cpu0() 의
1465 u 로의 스토어를 cpu1() 의 v 로부터의 로드 뒤에 일어난 것으로 볼 수 있다는
1466 뜻입니다, cpu0() 와 cpu1() 은 이 두 오퍼레이션이 의도된 순서대로 일어났음에
1467 모두 동의하는데도 말입니다.
1469 하지만, smp_load_acquire() 는 마술이 아님을 명심하시기 바랍니다. 구체적으로,
1470 이 함수는 단순히 순서 규칙을 지키며 인자로부터의 읽기를 수행합니다. 이것은
1471 어떤 특정한 값이 읽힐 것인지는 보장하지 -않습니다-. 따라서, 다음과 같은 결과도
1472 가능합니다:
1474 r0 == 0 && r1 == 0 && r2 == 0 && r5 == 0
1476 이런 결과는 어떤 것도 재배치 되지 않는, 순차적 일관성을 가진 가상의
1477 시스템에서도 일어날 수 있음을 기억해 두시기 바랍니다.
1479 다시 말하지만, 당신의 코드가 글로벌 이행성을 필요로 한다면, 범용 배리어를
1480 사용하십시오.
1483 ==================
1484 명시적 커널 배리어
1485 ==================
1487 리눅스 커널은 서로 다른 단계에서 동작하는 다양한 배리어들을 가지고 있습니다:
1489 (*) 컴파일러 배리어.
1491 (*) CPU 메모리 배리어.
1493 (*) MMIO 쓰기 배리어.
1496 컴파일러 배리어
1497 ---------------
1499 리눅스 커널은 컴파일러가 메모리 액세스를 재배치 하는 것을 막아주는 명시적인
1500 컴파일러 배리어를 가지고 있습니다:
1502 barrier();
1504 이건 범용 배리어입니다 -- barrier() 의 읽기-읽기 나 쓰기-쓰기 변종은 없습니다.
1505 하지만, READ_ONCE() 와 WRITE_ONCE() 는 특정 액세스들에 대해서만 동작하는
1506 barrier() 의 완화된 형태로 볼 수 있습니다.
1508 barrier() 함수는 다음과 같은 효과를 갖습니다:
1510 (*) 컴파일러가 barrier() 뒤의 액세스들이 barrier() 앞의 액세스보다 앞으로
1511 재배치되지 못하게 합니다. 예를 들어, 인터럽트 핸들러 코드와 인터럽트 당한
1512 코드 사이의 통신을 신중히 하기 위해 사용될 수 있습니다.
1514 (*) 루프에서, 컴파일러가 루프 조건에 사용된 변수를 매 이터레이션마다
1515 메모리에서 로드하지 않아도 되도록 최적화 하는걸 방지합니다.
1517 READ_ONCE() 와 WRITE_ONCE() 함수는 싱글 쓰레드 코드에서는 문제 없지만 동시성이
1518 있는 코드에서는 문제가 될 수 있는 모든 최적화를 막습니다. 이런 류의 최적화에
1519 대한 예를 몇가지 들어보면 다음과 같습니다:
1521 (*) 컴파일러는 같은 변수에 대한 로드와 스토어를 재배치 할 수 있고, 어떤
1522 경우에는 CPU가 같은 변수로부터의 로드들을 재배치할 수도 있습니다. 이는
1523 다음의 코드가:
1525 a[0] = x;
1526 a[1] = x;
1528 x 의 예전 값이 a[1] 에, 새 값이 a[0] 에 있게 할 수 있다는 뜻입니다.
1529 컴파일러와 CPU가 이런 일을 못하게 하려면 다음과 같이 해야 합니다:
1531 a[0] = READ_ONCE(x);
1532 a[1] = READ_ONCE(x);
1534 즉, READ_ONCE() 와 WRITE_ONCE() 는 여러 CPU 에서 하나의 변수에 가해지는
1535 액세스들에 캐시 일관성을 제공합니다.
1537 (*) 컴파일러는 같은 변수에 대한 연속적인 로드들을 병합할 수 있습니다. 그런
1538 병합 작업으로 컴파일러는 다음의 코드를:
1540 while (tmp = a)
1541 do_something_with(tmp);
1543 다음과 같이, 싱글 쓰레드 코드에서는 말이 되지만 개발자의 의도와 전혀 맞지
1544 않는 방향으로 "최적화" 할 수 있습니다:
1546 if (tmp = a)
1547 for (;;)
1548 do_something_with(tmp);
1550 컴파일러가 이런 짓을 하지 못하게 하려면 READ_ONCE() 를 사용하세요:
1552 while (tmp = READ_ONCE(a))
1553 do_something_with(tmp);
1555 (*) 예컨대 레지스터 사용량이 많아 컴파일러가 모든 데이터를 레지스터에 담을 수
1556 없는 경우, 컴파일러는 변수를 다시 로드할 수 있습니다. 따라서 컴파일러는
1557 앞의 예에서 변수 'tmp' 사용을 최적화로 없애버릴 수 있습니다:
1559 while (tmp = a)
1560 do_something_with(tmp);
1562 이 코드는 다음과 같이 싱글 쓰레드에서는 완벽하지만 동시성이 존재하는
1563 경우엔 치명적인 코드로 바뀔 수 있습니다:
1565 while (a)
1566 do_something_with(a);
1568 예를 들어, 최적화된 이 코드는 변수 a 가 다른 CPU 에 의해 "while" 문과
1569 do_something_with() 호출 사이에 바뀌어 do_something_with() 에 0을 넘길
1570 수도 있습니다.
1572 이번에도, 컴파일러가 그런 짓을 하는걸 막기 위해 READ_ONCE() 를 사용하세요:
1574 while (tmp = READ_ONCE(a))
1575 do_something_with(tmp);
1577 레지스터가 부족한 상황을 겪는 경우, 컴파일러는 tmp 를 스택에 저장해둘 수도
1578 있습니다. 컴파일러가 변수를 다시 읽어들이는건 이렇게 저장해두고 후에 다시
1579 읽어들이는데 드는 오버헤드 때문입니다. 그렇게 하는게 싱글 쓰레드
1580 코드에서는 안전하므로, 안전하지 않은 경우에는 컴파일러에게 직접 알려줘야
1581 합니다.
1583 (*) 컴파일러는 그 값이 무엇일지 알고 있다면 로드를 아예 안할 수도 있습니다.
1584 예를 들어, 다음의 코드는 변수 'a' 의 값이 항상 0임을 증명할 수 있다면:
1586 while (tmp = a)
1587 do_something_with(tmp);
1589 이렇게 최적화 되어버릴 수 있습니다:
1591 do { } while (0);
1593 이 변환은 싱글 쓰레드 코드에서는 도움이 되는데 로드와 브랜치를 제거했기
1594 때문입니다. 문제는 컴파일러가 'a' 의 값을 업데이트 하는건 현재의 CPU 하나
1595 뿐이라는 가정 위에서 증명을 했다는데 있습니다. 만약 변수 'a' 가 공유되어
1596 있다면, 컴파일러의 증명은 틀린 것이 될겁니다. 컴파일러는 그 자신이
1597 생각하는 것만큼 많은 것을 알고 있지 못함을 컴파일러에게 알리기 위해
1598 READ_ONCE() 를 사용하세요:
1600 while (tmp = READ_ONCE(a))
1601 do_something_with(tmp);
1603 하지만 컴파일러는 READ_ONCE() 뒤에 나오는 값에 대해서도 눈길을 두고 있음을
1604 기억하세요. 예를 들어, 다음의 코드에서 MAX 는 전처리기 매크로로, 1의 값을
1605 갖는다고 해봅시다:
1607 while ((tmp = READ_ONCE(a)) % MAX)
1608 do_something_with(tmp);
1610 이렇게 되면 컴파일러는 MAX 를 가지고 수행되는 "%" 오퍼레이터의 결과가 항상
1611 0이라는 것을 알게 되고, 컴파일러가 코드를 실질적으로는 존재하지 않는
1612 것처럼 최적화 하는 것이 허용되어 버립니다. ('a' 변수의 로드는 여전히
1613 행해질 겁니다.)
1615 (*) 비슷하게, 컴파일러는 변수가 저장하려 하는 값을 이미 가지고 있다는 것을
1616 알면 스토어 자체를 제거할 수 있습니다. 이번에도, 컴파일러는 현재의 CPU
1617 만이 그 변수에 값을 쓰는 오로지 하나의 존재라고 생각하여 공유된 변수에
1618 대해서는 잘못된 일을 하게 됩니다. 예를 들어, 다음과 같은 경우가 있을 수
1619 있습니다:
1621 a = 0;
1622 ... 변수 a 에 스토어를 하지 않는 코드 ...
1623 a = 0;
1625 컴파일러는 변수 'a' 의 값은 이미 0이라는 것을 알고, 따라서 두번째 스토어를
1626 삭제할 겁니다. 만약 다른 CPU 가 그 사이 변수 'a' 에 다른 값을 썼다면
1627 황당한 결과가 나올 겁니다.
1629 컴파일러가 그런 잘못된 추측을 하지 않도록 WRITE_ONCE() 를 사용하세요:
1631 WRITE_ONCE(a, 0);
1632 ... 변수 a 에 스토어를 하지 않는 코드 ...
1633 WRITE_ONCE(a, 0);
1635 (*) 컴파일러는 하지 말라고 하지 않으면 메모리 액세스들을 재배치 할 수
1636 있습니다. 예를 들어, 다음의 프로세스 레벨 코드와 인터럽트 핸들러 사이의
1637 상호작용을 생각해 봅시다:
1639 void process_level(void)
1640 {
1641 msg = get_message();
1642 flag = true;
1643 }
1645 void interrupt_handler(void)
1646 {
1647 if (flag)
1648 process_message(msg);
1649 }
1651 이 코드에는 컴파일러가 process_level() 을 다음과 같이 변환하는 것을 막을
1652 수단이 없고, 이런 변환은 싱글쓰레드에서라면 실제로 훌륭한 선택일 수
1653 있습니다:
1655 void process_level(void)
1656 {
1657 flag = true;
1658 msg = get_message();
1659 }
1661 이 두개의 문장 사이에 인터럽트가 발생한다면, interrupt_handler() 는 의미를
1662 알 수 없는 메세지를 받을 수도 있습니다. 이걸 막기 위해 다음과 같이
1663 WRITE_ONCE() 를 사용하세요:
1665 void process_level(void)
1666 {
1667 WRITE_ONCE(msg, get_message());
1668 WRITE_ONCE(flag, true);
1669 }
1671 void interrupt_handler(void)
1672 {
1673 if (READ_ONCE(flag))
1674 process_message(READ_ONCE(msg));
1675 }
1677 interrupt_handler() 안에서도 중첩된 인터럽트나 NMI 와 같이 인터럽트 핸들러
1678 역시 'flag' 와 'msg' 에 접근하는 또다른 무언가에 인터럽트 될 수 있다면
1679 READ_ONCE() 와 WRITE_ONCE() 를 사용해야 함을 기억해 두세요. 만약 그런
1680 가능성이 없다면, interrupt_handler() 안에서는 문서화 목적이 아니라면
1681 READ_ONCE() 와 WRITE_ONCE() 는 필요치 않습니다. (근래의 리눅스 커널에서
1682 중첩된 인터럽트는 보통 잘 일어나지 않음도 기억해 두세요, 실제로, 어떤
1683 인터럽트 핸들러가 인터럽트가 활성화된 채로 리턴하면 WARN_ONCE() 가
1684 실행됩니다.)
1686 컴파일러는 READ_ONCE() 와 WRITE_ONCE() 뒤의 READ_ONCE() 나 WRITE_ONCE(),
1687 barrier(), 또는 비슷한 것들을 담고 있지 않은 코드를 움직일 수 있을 것으로
1688 가정되어야 합니다.
1690 이 효과는 barrier() 를 통해서도 만들 수 있지만, READ_ONCE() 와
1691 WRITE_ONCE() 가 좀 더 안목 높은 선택입니다: READ_ONCE() 와 WRITE_ONCE()는
1692 컴파일러에 주어진 메모리 영역에 대해서만 최적화 가능성을 포기하도록
1693 하지만, barrier() 는 컴파일러가 지금까지 기계의 레지스터에 캐시해 놓은
1694 모든 메모리 영역의 값을 버려야 하게 하기 때문입니다. 물론, 컴파일러는
1695 READ_ONCE() 와 WRITE_ONCE() 가 일어난 순서도 지켜줍니다, CPU 는 당연히
1696 그 순서를 지킬 의무가 없지만요.
1698 (*) 컴파일러는 다음의 예에서와 같이 변수에의 스토어를 날조해낼 수도 있습니다:
1700 if (a)
1701 b = a;
1702 else
1703 b = 42;
1705 컴파일러는 아래와 같은 최적화로 브랜치를 줄일 겁니다:
1707 b = 42;
1708 if (a)
1709 b = a;
1711 싱글 쓰레드 코드에서 이 최적화는 안전할 뿐 아니라 브랜치 갯수를
1712 줄여줍니다. 하지만 안타깝게도, 동시성이 있는 코드에서는 이 최적화는 다른
1713 CPU 가 'b' 를 로드할 때, -- 'a' 가 0이 아닌데도 -- 가짜인 값, 42를 보게
1714 되는 경우를 가능하게 합니다. 이걸 방지하기 위해 WRITE_ONCE() 를
1715 사용하세요:
1717 if (a)
1718 WRITE_ONCE(b, a);
1719 else
1720 WRITE_ONCE(b, 42);
1722 컴파일러는 로드를 만들어낼 수도 있습니다. 일반적으로는 문제를 일으키지
1723 않지만, 캐시 라인 바운싱을 일으켜 성능과 확장성을 떨어뜨릴 수 있습니다.
1724 날조된 로드를 막기 위해선 READ_ONCE() 를 사용하세요.
1726 (*) 정렬된 메모리 주소에 위치한, 한번의 메모리 참조 인스트럭션으로 액세스
1727 가능한 크기의 데이터는 하나의 큰 액세스가 여러개의 작은 액세스들로
1728 대체되는 "로드 티어링(load tearing)" 과 "스토어 티어링(store tearing)" 을
1729 방지합니다. 예를 들어, 주어진 아키텍쳐가 7-bit imeediate field 를 갖는
1730 16-bit 스토어 인스트럭션을 제공한다면, 컴파일러는 다음의 32-bit 스토어를
1731 구현하는데에 두개의 16-bit store-immediate 명령을 사용하려 할겁니다:
1733 p = 0x00010002;
1735 스토어 할 상수를 만들고 그 값을 스토어 하기 위해 두개가 넘는 인스트럭션을
1736 사용하게 되는, 이런 종류의 최적화를 GCC 는 실제로 함을 부디 알아 두십시오.
1737 이 최적화는 싱글 쓰레드 코드에서는 성공적인 최적화 입니다. 실제로, 근래에
1738 발생한 (그리고 고쳐진) 버그는 GCC 가 volatile 스토어에 비정상적으로 이
1739 최적화를 사용하게 했습니다. 그런 버그가 없다면, 다음의 예에서
1740 WRITE_ONCE() 의 사용은 스토어 티어링을 방지합니다:
1742 WRITE_ONCE(p, 0x00010002);
1744 Packed 구조체의 사용 역시 다음의 예처럼 로드 / 스토어 티어링을 유발할 수
1745 있습니다:
1747 struct __attribute__((__packed__)) foo {
1748 short a;
1749 int b;
1750 short c;
1751 };
1752 struct foo foo1, foo2;
1753 ...
1755 foo2.a = foo1.a;
1756 foo2.b = foo1.b;
1757 foo2.c = foo1.c;
1759 READ_ONCE() 나 WRITE_ONCE() 도 없고 volatile 마킹도 없기 때문에,
1760 컴파일러는 이 세개의 대입문을 두개의 32-bit 로드와 두개의 32-bit 스토어로
1761 변환할 수 있습니다. 이는 'foo1.b' 의 값의 로드 티어링과 'foo2.b' 의
1762 스토어 티어링을 초래할 겁니다. 이 예에서도 READ_ONCE() 와 WRITE_ONCE()
1763 가 티어링을 막을 수 있습니다:
1765 foo2.a = foo1.a;
1766 WRITE_ONCE(foo2.b, READ_ONCE(foo1.b));
1767 foo2.c = foo1.c;
1769 그렇지만, volatile 로 마크된 변수에 대해서는 READ_ONCE() 와 WRITE_ONCE() 가
1770 필요치 않습니다. 예를 들어, 'jiffies' 는 volatile 로 마크되어 있기 때문에,
1771 READ_ONCE(jiffies) 라고 할 필요가 없습니다. READ_ONCE() 와 WRITE_ONCE() 가
1772 실은 volatile 캐스팅으로 구현되어 있어서 인자가 이미 volatile 로 마크되어
1773 있다면 또다른 효과를 내지는 않기 때문입니다.
1775 이 컴파일러 배리어들은 CPU 에는 직접적 효과를 전혀 만들지 않기 때문에, 결국은
1776 재배치가 일어날 수도 있음을 부디 기억해 두십시오.
1779 CPU 메모리 배리어
1780 -----------------
1782 리눅스 커널은 다음의 여덟개 기본 CPU 메모리 배리어를 가지고 있습니다:
1784 TYPE MANDATORY SMP CONDITIONAL
1785 =============== ======================= ===========================
1786 범용 mb() smp_mb()
1787 쓰기 wmb() smp_wmb()
1788 읽기 rmb() smp_rmb()
1789 데이터 의존성 read_barrier_depends() smp_read_barrier_depends()
1792 데이터 의존성 배리어를 제외한 모든 메모리 배리어는 컴파일러 배리어를
1793 포함합니다. 데이터 의존성은 컴파일러에의 추가적인 순서 보장을 포함하지
1794 않습니다.
1796 방백: 데이터 의존성이 있는 경우, 컴파일러는 해당 로드를 올바른 순서로 일으킬
1797 것으로 (예: `a[b]` 는 a[b] 를 로드 하기 전에 b 의 값을 먼저 로드한다)
1798 기대되지만, C 언어 사양에는 컴파일러가 b 의 값을 추측 (예: 1 과 같음) 해서
1799 b 로드 전에 a 로드를 하는 코드 (예: tmp = a[1]; if (b != 1) tmp = a[b]; ) 를
1800 만들지 않아야 한다는 내용 같은 건 없습니다. 또한 컴파일러는 a[b] 를 로드한
1801 후에 b 를 또다시 로드할 수도 있어서, a[b] 보다 최신 버전의 b 값을 가질 수도
1802 있습니다. 이런 문제들의 해결책에 대한 의견 일치는 아직 없습니다만, 일단
1803 READ_ONCE() 매크로부터 보기 시작하는게 좋은 시작이 될겁니다.
1805 SMP 메모리 배리어들은 유니프로세서로 컴파일된 시스템에서는 컴파일러 배리어로
1806 바뀌는데, 하나의 CPU 는 스스로 일관성을 유지하고, 겹치는 액세스들 역시 올바른
1807 순서로 행해질 것으로 생각되기 때문입니다. 하지만, 아래의 "Virtual Machine
1808 Guests" 서브섹션을 참고하십시오.
1810 [!] SMP 시스템에서 공유메모리로의 접근들을 순서 세워야 할 때, SMP 메모리
1811 배리어는 _반드시_ 사용되어야 함을 기억하세요, 그대신 락을 사용하는 것으로도
1812 충분하긴 하지만 말이죠.
1814 Mandatory 배리어들은 SMP 시스템에서도 UP 시스템에서도 SMP 효과만 통제하기에는
1815 불필요한 오버헤드를 갖기 때문에 SMP 효과만 통제하면 되는 곳에는 사용되지 않아야
1816 합니다. 하지만, 느슨한 순서 규칙의 메모리 I/O 윈도우를 통한 MMIO 의 효과를
1817 통제할 때에는 mandatory 배리어들이 사용될 수 있습니다. 이 배리어들은
1818 컴파일러와 CPU 모두 재배치를 못하도록 함으로써 메모리 오퍼레이션들이 디바이스에
1819 보여지는 순서에도 영향을 주기 때문에, SMP 가 아닌 시스템이라 할지라도 필요할 수
1820 있습니다.
1823 일부 고급 배리어 함수들도 있습니다:
1825 (*) smp_store_mb(var, value)
1827 이 함수는 특정 변수에 특정 값을 대입하고 범용 메모리 배리어를 칩니다.
1828 UP 컴파일에서는 컴파일러 배리어보다 더한 것을 친다고는 보장되지 않습니다.
1831 (*) smp_mb__before_atomic();
1832 (*) smp_mb__after_atomic();
1834 이것들은 값을 리턴하지 않는 (더하기, 빼기, 증가, 감소와 같은) 어토믹
1835 함수들을 위한, 특히 그것들이 레퍼런스 카운팅에 사용될 때를 위한
1836 함수들입니다. 이 함수들은 메모리 배리어를 내포하고 있지는 않습니다.
1838 이것들은 값을 리턴하지 않으며 어토믹한 (set_bit 과 clear_bit 같은) 비트
1839 연산에도 사용될 수 있습니다.
1841 한 예로, 객체 하나를 무효한 것으로 표시하고 그 객체의 레퍼런스 카운트를
1842 감소시키는 다음 코드를 보세요:
1844 obj->dead = 1;
1845 smp_mb__before_atomic();
1846 atomic_dec(&obj->ref_count);
1848 이 코드는 객체의 업데이트된 death 마크가 레퍼런스 카운터 감소 동작
1849 *전에* 보일 것을 보장합니다.
1851 더 많은 정보를 위해선 Documentation/atomic_ops.txt 문서를 참고하세요.
1852 어디서 이것들을 사용해야 할지 궁금하다면 "어토믹 오퍼레이션" 서브섹션을
1853 참고하세요.
1856 (*) lockless_dereference();
1858 이 함수는 smp_read_barrier_depends() 데이터 의존성 배리어를 사용하는
1859 포인터 읽어오기 래퍼(wrapper) 함수로 생각될 수 있습니다.
1861 객체의 라이프타임이 RCU 외의 메커니즘으로 관리된다는 점을 제외하면
1862 rcu_dereference() 와도 유사한데, 예를 들면 객체가 시스템이 꺼질 때에만
1863 제거되는 경우 등입니다. 또한, lockless_dereference() 은 RCU 와 함께
1864 사용될수도, RCU 없이 사용될 수도 있는 일부 데이터 구조에 사용되고
1865 있습니다.
1868 (*) dma_wmb();
1869 (*) dma_rmb();
1871 이것들은 CPU 와 DMA 가능한 디바이스에서 모두 액세스 가능한 공유 메모리의
1872 읽기, 쓰기 작업들의 순서를 보장하기 위해 consistent memory 에서 사용하기
1873 위한 것들입니다.
1875 예를 들어, 디바이스와 메모리를 공유하며, 디스크립터 상태 값을 사용해
1876 디스크립터가 디바이스에 속해 있는지 아니면 CPU 에 속해 있는지 표시하고,
1877 공지용 초인종(doorbell) 을 사용해 업데이트된 디스크립터가 디바이스에 사용
1878 가능해졌음을 공지하는 디바이스 드라이버를 생각해 봅시다:
1880 if (desc->status != DEVICE_OWN) {
1881 /* 디스크립터를 소유하기 전에는 데이터를 읽지 않음 */
1882 dma_rmb();
1884 /* 데이터를 읽고 씀 */
1885 read_data = desc->data;
1886 desc->data = write_data;
1888 /* 상태 업데이트 전 수정사항을 반영 */
1889 dma_wmb();
1891 /* 소유권을 수정 */
1892 desc->status = DEVICE_OWN;
1894 /* MMIO 를 통해 디바이스에 공지를 하기 전에 메모리를 동기화 */
1895 wmb();
1897 /* 업데이트된 디스크립터의 디바이스에 공지 */
1898 writel(DESC_NOTIFY, doorbell);
1899 }
1901 dma_rmb() 는 디스크립터로부터 데이터를 읽어오기 전에 디바이스가 소유권을
1902 내놓았음을 보장하게 하고, dma_wmb() 는 디바이스가 자신이 소유권을 다시
1903 가졌음을 보기 전에 디스크립터에 데이터가 쓰였음을 보장합니다. wmb() 는
1904 캐시 일관성이 없는 (cache incoherent) MMIO 영역에 쓰기를 시도하기 전에
1905 캐시 일관성이 있는 메모리 (cache coherent memory) 쓰기가 완료되었음을
1906 보장해주기 위해 필요합니다.
1908 consistent memory 에 대한 자세한 내용을 위해선 Documentation/DMA-API.txt
1909 문서를 참고하세요.
1912 MMIO 쓰기 배리어
1913 ----------------
1915 리눅스 커널은 또한 memory-mapped I/O 쓰기를 위한 특별한 배리어도 가지고
1916 있습니다:
1918 mmiowb();
1920 이것은 mandatory 쓰기 배리어의 변종으로, 완화된 순서 규칙의 I/O 영역에으로의
1921 쓰기가 부분적으로 순서를 맞추도록 해줍니다. 이 함수는 CPU->하드웨어 사이를
1922 넘어서 실제 하드웨어에까지 일부 수준의 영향을 끼칩니다.
1924 더 많은 정보를 위해선 "Acquire vs I/O 액세스" 서브섹션을 참고하세요.
1927 =========================
1928 암묵적 커널 메모리 배리어
1929 =========================
1931 리눅스 커널의 일부 함수들은 메모리 배리어를 내장하고 있는데, 락(lock)과
1932 스케쥴링 관련 함수들이 대부분입니다.
1934 여기선 _최소한의_ 보장을 설명합니다; 특정 아키텍쳐에서는 이 설명보다 더 많은
1935 보장을 제공할 수도 있습니다만 해당 아키텍쳐에 종속적인 코드 외의 부분에서는
1936 그런 보장을 기대해선 안될겁니다.
1939 락 ACQUISITION 함수
1940 -------------------
1942 리눅스 커널은 다양한 락 구성체를 가지고 있습니다:
1944 (*) 스핀 락
1945 (*) R/W 스핀 락
1946 (*) 뮤텍스
1947 (*) 세마포어
1948 (*) R/W 세마포어
1950 각 구성체마다 모든 경우에 "ACQUIRE" 오퍼레이션과 "RELEASE" 오퍼레이션의 변종이
1951 존재합니다. 이 오퍼레이션들은 모두 적절한 배리어를 내포하고 있습니다:
1953 (1) ACQUIRE 오퍼레이션의 영향:
1955 ACQUIRE 뒤에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된
1956 뒤에 완료됩니다.
1958 ACQUIRE 앞에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된 후에
1959 완료될 수 있습니다. smp_mb__before_spinlock() 뒤에 ACQUIRE 가 실행되는
1960 코드 블록은 블록 앞의 스토어를 블록 뒤의 로드와 스토어에 대해 순서
1961 맞춥니다. 이건 smp_mb() 보다 완화된 것임을 기억하세요! 많은 아키텍쳐에서
1962 smp_mb__before_spinlock() 은 사실 아무일도 하지 않습니다.
1964 (2) RELEASE 오퍼레이션의 영향:
1966 RELEASE 앞에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션이 완료되기
1967 전에 완료됩니다.
1969 RELEASE 뒤에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션 완료 전에
1970 완료될 수 있습니다.
1972 (3) ACQUIRE vs ACQUIRE 영향:
1974 어떤 ACQUIRE 오퍼레이션보다 앞에서 요청된 모든 ACQUIRE 오퍼레이션은 그
1975 ACQUIRE 오퍼레이션 전에 완료됩니다.
1977 (4) ACQUIRE vs RELEASE implication:
1979 어떤 RELEASE 오퍼레이션보다 앞서 요청된 ACQUIRE 오퍼레이션은 그 RELEASE
1980 오퍼레이션보다 먼저 완료됩니다.
1982 (5) 실패한 조건적 ACQUIRE 영향:
1984 ACQUIRE 오퍼레이션의 일부 락(lock) 변종은 락이 곧바로 획득하기에는
1985 불가능한 상태이거나 락이 획득 가능해지도록 기다리는 도중 시그널을 받거나
1986 해서 실패할 수 있습니다. 실패한 락은 어떤 배리어도 내포하지 않습니다.
1988 [!] 참고: 락 ACQUIRE 와 RELEASE 가 단방향 배리어여서 나타나는 현상 중 하나는
1989 크리티컬 섹션 바깥의 인스트럭션의 영향이 크리티컬 섹션 내부로도 들어올 수
1990 있다는 것입니다.
1992 RELEASE 후에 요청되는 ACQUIRE 는 전체 메모리 배리어라 여겨지면 안되는데,
1993 ACQUIRE 앞의 액세스가 ACQUIRE 후에 수행될 수 있고, RELEASE 후의 액세스가
1994 RELEASE 전에 수행될 수도 있으며, 그 두개의 액세스가 서로를 지나칠 수도 있기
1995 때문입니다:
1997 *A = a;
1998 ACQUIRE M
1999 RELEASE M
2000 *B = b;
2002 는 다음과 같이 될 수도 있습니다:
2004 ACQUIRE M, STORE *B, STORE *A, RELEASE M
2006 ACQUIRE 와 RELEASE 가 락 획득과 해제라면, 그리고 락의 ACQUIRE 와 RELEASE 가
2007 같은 락 변수에 대한 것이라면, 해당 락을 쥐고 있지 않은 다른 CPU 의 시야에는
2008 이와 같은 재배치가 일어나는 것으로 보일 수 있습니다. 요약하자면, ACQUIRE 에
2009 이어 RELEASE 오퍼레이션을 순차적으로 실행하는 행위가 전체 메모리 배리어로
2010 생각되어선 -안됩니다-.
2012 비슷하게, 앞의 반대 케이스인 RELEASE 와 ACQUIRE 두개 오퍼레이션의 순차적 실행
2013 역시 전체 메모리 배리어를 내포하지 않습니다. 따라서, RELEASE, ACQUIRE 로
2014 규정되는 크리티컬 섹션의 CPU 수행은 RELEASE 와 ACQUIRE 를 가로지를 수 있으므로,
2015 다음과 같은 코드는:
2017 *A = a;
2018 RELEASE M
2019 ACQUIRE N
2020 *B = b;
2022 다음과 같이 수행될 수 있습니다:
2024 ACQUIRE N, STORE *B, STORE *A, RELEASE M
2026 이런 재배치는 데드락을 일으킬 수도 있을 것처럼 보일 수 있습니다. 하지만, 그런
2027 데드락의 조짐이 있다면 RELEASE 는 단순히 완료될 것이므로 데드락은 존재할 수
2028 없습니다.
2030 이게 어떻게 올바른 동작을 할 수 있을까요?
2032 우리가 이야기 하고 있는건 재배치를 하는 CPU 에 대한 이야기이지,
2033 컴파일러에 대한 것이 아니란 점이 핵심입니다. 컴파일러 (또는, 개발자)
2034 가 오퍼레이션들을 이렇게 재배치하면, 데드락이 일어날 수 -있습-니다.
2036 하지만 CPU 가 오퍼레이션들을 재배치 했다는걸 생각해 보세요. 이 예에서,
2037 어셈블리 코드 상으로는 언락이 락을 앞서게 되어 있습니다. CPU 가 이를
2038 재배치해서 뒤의 락 오퍼레이션을 먼저 실행하게 됩니다. 만약 데드락이
2039 존재한다면, 이 락 오퍼레이션은 그저 스핀을 하며 계속해서 락을
2040 시도합니다 (또는, 한참 후에겠지만, 잠듭니다). CPU 는 언젠가는
2041 (어셈블리 코드에서는 락을 앞서는) 언락 오퍼레이션을 실행하는데, 이 언락
2042 오퍼레이션이 잠재적 데드락을 해결하고, 락 오퍼레이션도 뒤이어 성공하게
2043 됩니다.
2045 하지만 만약 락이 잠을 자는 타입이었다면요? 그런 경우에 코드는
2046 스케쥴러로 들어가려 할 거고, 여기서 결국은 메모리 배리어를 만나게
2047 되는데, 이 메모리 배리어는 앞의 언락 오퍼레이션이 완료되도록 만들고,
2048 데드락은 이번에도 해결됩니다. 잠을 자는 행위와 언락 사이의 경주 상황
2049 (race) 도 있을 수 있겠습니다만, 락 관련 기능들은 그런 경주 상황을 모든
2050 경우에 제대로 해결할 수 있어야 합니다.
2052 락과 세마포어는 UP 컴파일된 시스템에서의 순서에 대해 보장을 하지 않기 때문에,
2053 그런 상황에서 인터럽트 비활성화 오퍼레이션과 함께가 아니라면 어떤 일에도 - 특히
2054 I/O 액세스와 관련해서는 - 제대로 사용될 수 없을 겁니다.
2056 "CPU 간 ACQUIRING 배리어 효과" 섹션도 참고하시기 바랍니다.
2059 예를 들어, 다음과 같은 코드를 생각해 봅시다:
2061 *A = a;
2062 *B = b;
2063 ACQUIRE
2064 *C = c;
2065 *D = d;
2066 RELEASE
2067 *E = e;
2068 *F = f;
2070 여기선 다음의 이벤트 시퀀스가 생길 수 있습니다:
2072 ACQUIRE, {*F,*A}, *E, {*C,*D}, *B, RELEASE
2074 [+] {*F,*A} 는 조합된 액세스를 의미합니다.
2076 하지만 다음과 같은 건 불가능하죠:
2078 {*F,*A}, *B, ACQUIRE, *C, *D, RELEASE, *E
2079 *A, *B, *C, ACQUIRE, *D, RELEASE, *E, *F
2080 *A, *B, ACQUIRE, *C, RELEASE, *D, *E, *F
2081 *B, ACQUIRE, *C, *D, RELEASE, {*F,*A}, *E
2085 인터럽트 비활성화 함수
2086 ----------------------
2088 인터럽트를 비활성화 하는 함수 (ACQUIRE 와 동일) 와 인터럽트를 활성화 하는 함수
2089 (RELEASE 와 동일) 는 컴파일러 배리어처럼만 동작합니다. 따라서, 별도의 메모리
2090 배리어나 I/O 배리어가 필요한 상황이라면 그 배리어들은 인터럽트 비활성화 함수
2091 외의 방법으로 제공되어야만 합니다.
2094 슬립과 웨이크업 함수
2095 --------------------
2097 글로벌 데이터에 표시된 이벤트에 의해 프로세스를 잠에 빠트리는 것과 깨우는 것은
2098 해당 이벤트를 기다리는 태스크의 태스크 상태와 그 이벤트를 알리기 위해 사용되는
2099 글로벌 데이터, 두 데이터간의 상호작용으로 볼 수 있습니다. 이것이 옳은 순서대로
2100 일어남을 분명히 하기 위해, 프로세스를 잠에 들게 하는 기능과 깨우는 기능은
2101 몇가지 배리어를 내포합니다.
2103 먼저, 잠을 재우는 쪽은 일반적으로 다음과 같은 이벤트 시퀀스를 따릅니다:
2105 for (;;) {
2106 set_current_state(TASK_UNINTERRUPTIBLE);
2107 if (event_indicated)
2108 break;
2109 schedule();
2110 }
2112 set_current_state() 에 의해, 태스크 상태가 바뀐 후 범용 메모리 배리어가
2113 자동으로 삽입됩니다:
2115 CPU 1
2116 ===============================
2117 set_current_state();
2118 smp_store_mb();
2119 STORE current->state
2120 <범용 배리어>
2121 LOAD event_indicated
2123 set_current_state() 는 다음의 것들로 감싸질 수도 있습니다:
2125 prepare_to_wait();
2126 prepare_to_wait_exclusive();
2128 이것들 역시 상태를 설정한 후 범용 메모리 배리어를 삽입합니다.
2129 앞의 전체 시퀀스는 다음과 같은 함수들로 한번에 수행 가능한데, 이것들은 모두
2130 올바른 장소에 메모리 배리어를 삽입합니다:
2132 wait_event();
2133 wait_event_interruptible();
2134 wait_event_interruptible_exclusive();
2135 wait_event_interruptible_timeout();
2136 wait_event_killable();
2137 wait_event_timeout();
2138 wait_on_bit();
2139 wait_on_bit_lock();
2142 두번째로, 깨우기를 수행하는 코드는 일반적으로 다음과 같을 겁니다:
2144 event_indicated = 1;
2145 wake_up(&event_wait_queue);
2147 또는:
2149 event_indicated = 1;
2150 wake_up_process(event_daemon);
2152 wake_up() 류에 의해 쓰기 메모리 배리어가 내포됩니다. 만약 그것들이 뭔가를
2153 깨운다면요. 이 배리어는 태스크 상태가 지워지기 전에 수행되므로, 이벤트를
2154 알리기 위한 STORE 와 태스크 상태를 TASK_RUNNING 으로 설정하는 STORE 사이에
2155 위치하게 됩니다.
2157 CPU 1 CPU 2
2158 =============================== ===============================
2159 set_current_state(); STORE event_indicated
2160 smp_store_mb(); wake_up();
2161 STORE current->state <쓰기 배리어>
2162 <범용 배리어> STORE current->state
2163 LOAD event_indicated
2165 한번더 말합니다만, 이 쓰기 메모리 배리어는 이 코드가 정말로 뭔가를 깨울 때에만
2166 실행됩니다. 이걸 설명하기 위해, X 와 Y 는 모두 0 으로 초기화 되어 있다는 가정
2167 하에 아래의 이벤트 시퀀스를 생각해 봅시다:
2169 CPU 1 CPU 2
2170 =============================== ===============================
2171 X = 1; STORE event_indicated
2172 smp_mb(); wake_up();
2173 Y = 1; wait_event(wq, Y == 1);
2174 wake_up(); load from Y sees 1, no memory barrier
2175 load from X might see 0
2177 위 예제에서의 경우와 달리 깨우기가 정말로 행해졌다면, CPU 2 의 X 로드는 1 을
2178 본다고 보장될 수 있을 겁니다.
2180 사용 가능한 깨우기류 함수들로 다음과 같은 것들이 있습니다:
2182 complete();
2183 wake_up();
2184 wake_up_all();
2185 wake_up_bit();
2186 wake_up_interruptible();
2187 wake_up_interruptible_all();
2188 wake_up_interruptible_nr();
2189 wake_up_interruptible_poll();
2190 wake_up_interruptible_sync();
2191 wake_up_interruptible_sync_poll();
2192 wake_up_locked();
2193 wake_up_locked_poll();
2194 wake_up_nr();
2195 wake_up_poll();
2196 wake_up_process();
2199 [!] 잠재우는 코드와 깨우는 코드에 내포되는 메모리 배리어들은 깨우기 전에
2200 이루어진 스토어를 잠재우는 코드가 set_current_state() 를 호출한 후에 행하는
2201 로드에 대해 순서를 맞추지 _않는다는_ 점을 기억하세요. 예를 들어, 잠재우는
2202 코드가 다음과 같고:
2204 set_current_state(TASK_INTERRUPTIBLE);
2205 if (event_indicated)
2206 break;
2207 __set_current_state(TASK_RUNNING);
2208 do_something(my_data);
2210 깨우는 코드는 다음과 같다면:
2212 my_data = value;
2213 event_indicated = 1;
2214 wake_up(&event_wait_queue);
2216 event_indecated 에의 변경이 잠재우는 코드에게 my_data 에의 변경 후에 이루어진
2217 것으로 인지될 것이라는 보장이 없습니다. 이런 경우에는 양쪽 코드 모두 각각의
2218 데이터 액세스 사이에 메모리 배리어를 직접 쳐야 합니다. 따라서 앞의 재우는
2219 코드는 다음과 같이:
2221 set_current_state(TASK_INTERRUPTIBLE);
2222 if (event_indicated) {
2223 smp_rmb();
2224 do_something(my_data);
2225 }
2227 그리고 깨우는 코드는 다음과 같이 되어야 합니다:
2229 my_data = value;
2230 smp_wmb();
2231 event_indicated = 1;
2232 wake_up(&event_wait_queue);
2235 그외의 함수들
2236 -------------
2238 그외의 배리어를 내포하는 함수들은 다음과 같습니다:
2240 (*) schedule() 과 그 유사한 것들이 완전한 메모리 배리어를 내포합니다.
2243 ==============================
2244 CPU 간 ACQUIRING 배리어의 효과
2245 ==============================
2247 SMP 시스템에서의 락 기능들은 더욱 강력한 형태의 배리어를 제공합니다: 이
2248 배리어는 동일한 락을 사용하는 다른 CPU 들의 메모리 액세스 순서에도 영향을
2249 끼칩니다.
2252 ACQUIRE VS 메모리 액세스
2253 ------------------------
2255 다음의 예를 생각해 봅시다: 시스템은 두개의 스핀락 (M) 과 (Q), 그리고 세개의 CPU
2256 를 가지고 있습니다; 여기에 다음의 이벤트 시퀀스가 발생합니다:
2258 CPU 1 CPU 2
2259 =============================== ===============================
2260 WRITE_ONCE(*A, a); WRITE_ONCE(*E, e);
2261 ACQUIRE M ACQUIRE Q
2262 WRITE_ONCE(*B, b); WRITE_ONCE(*F, f);
2263 WRITE_ONCE(*C, c); WRITE_ONCE(*G, g);
2264 RELEASE M RELEASE Q
2265 WRITE_ONCE(*D, d); WRITE_ONCE(*H, h);
2267 *A 로의 액세스부터 *H 로의 액세스까지가 어떤 순서로 CPU 3 에게 보여질지에
2268 대해서는 각 CPU 에서의 락 사용에 의해 내포되어 있는 제약을 제외하고는 어떤
2269 보장도 존재하지 않습니다. 예를 들어, CPU 3 에게 다음과 같은 순서로 보여지는
2270 것이 가능합니다:
2272 *E, ACQUIRE M, ACQUIRE Q, *G, *C, *F, *A, *B, RELEASE Q, *D, *H, RELEASE M
2274 하지만 다음과 같이 보이지는 않을 겁니다:
2276 *B, *C or *D preceding ACQUIRE M
2277 *A, *B or *C following RELEASE M
2278 *F, *G or *H preceding ACQUIRE Q
2279 *E, *F or *G following RELEASE Q
2283 ACQUIRE VS I/O 액세스
2284 ----------------------
2286 특정한 (특히 NUMA 가 관련된) 환경 하에서 두개의 CPU 에서 동일한 스핀락으로
2287 보호되는 두개의 크리티컬 섹션 안의 I/O 액세스는 PCI 브릿지에 겹쳐진 I/O
2288 액세스로 보일 수 있는데, PCI 브릿지는 캐시 일관성 프로토콜과 합을 맞춰야 할
2289 의무가 없으므로, 필요한 읽기 메모리 배리어가 요청되지 않기 때문입니다.
2291 예를 들어서:
2293 CPU 1 CPU 2
2294 =============================== ===============================
2295 spin_lock(Q)
2296 writel(0, ADDR)
2297 writel(1, DATA);
2298 spin_unlock(Q);
2299 spin_lock(Q);
2300 writel(4, ADDR);
2301 writel(5, DATA);
2302 spin_unlock(Q);
2304 는 PCI 브릿지에 다음과 같이 보일 수 있습니다:
2306 STORE *ADDR = 0, STORE *ADDR = 4, STORE *DATA = 1, STORE *DATA = 5
2308 이렇게 되면 하드웨어의 오동작을 일으킬 수 있습니다.
2311 이런 경우엔 잡아둔 스핀락을 내려놓기 전에 mmiowb() 를 수행해야 하는데, 예를
2312 들면 다음과 같습니다:
2314 CPU 1 CPU 2
2315 =============================== ===============================
2316 spin_lock(Q)
2317 writel(0, ADDR)
2318 writel(1, DATA);
2319 mmiowb();
2320 spin_unlock(Q);
2321 spin_lock(Q);
2322 writel(4, ADDR);
2323 writel(5, DATA);
2324 mmiowb();
2325 spin_unlock(Q);
2327 이 코드는 CPU 1 에서 요청된 두개의 스토어가 PCI 브릿지에 CPU 2 에서 요청된
2328 스토어들보다 먼저 보여짐을 보장합니다.
2331 또한, 같은 디바이스에서 스토어를 이어 로드가 수행되면 이 로드는 로드가 수행되기
2332 전에 스토어가 완료되기를 강제하므로 mmiowb() 의 필요가 없어집니다:
2334 CPU 1 CPU 2
2335 =============================== ===============================
2336 spin_lock(Q)
2337 writel(0, ADDR)
2338 a = readl(DATA);
2339 spin_unlock(Q);
2340 spin_lock(Q);
2341 writel(4, ADDR);
2342 b = readl(DATA);
2343 spin_unlock(Q);
2346 더 많은 정보를 위해선 Documenataion/DocBook/deviceiobook.tmpl 을 참고하세요.
2349 =========================
2350 메모리 배리어가 필요한 곳
2351 =========================
2353 설령 SMP 커널을 사용하더라도 싱글 쓰레드로 동작하는 코드는 올바르게 동작하는
2354 것으로 보여질 것이기 때문에, 평범한 시스템 운영중에 메모리 오퍼레이션 재배치는
2355 일반적으로 문제가 되지 않습니다. 하지만, 재배치가 문제가 _될 수 있는_ 네가지
2356 환경이 있습니다:
2358 (*) 프로세서간 상호 작용.
2360 (*) 어토믹 오퍼레이션.
2362 (*) 디바이스 액세스.
2364 (*) 인터럽트.
2367 프로세서간 상호 작용
2368 --------------------
2370 두개 이상의 프로세서를 가진 시스템이 있다면, 시스템의 두개 이상의 CPU 는 동시에
2371 같은 데이터에 대한 작업을 할 수 있습니다. 이는 동기화 문제를 일으킬 수 있고,
2372 이 문제를 해결하는 일반적 방법은 락을 사용하는 것입니다. 하지만, 락은 상당히
2373 비용이 비싸서 가능하면 락을 사용하지 않고 일을 처리하는 것이 낫습니다. 이런
2374 경우, 두 CPU 모두에 영향을 끼치는 오퍼레이션들은 오동작을 막기 위해 신중하게
2375 순서가 맞춰져야 합니다.
2377 예를 들어, R/W 세마포어의 느린 수행경로 (slow path) 를 생각해 봅시다.
2378 세마포어를 위해 대기를 하는 하나의 프로세스가 자신의 스택 중 일부를 이
2379 세마포어의 대기 프로세스 리스트에 링크한 채로 있습니다:
2381 struct rw_semaphore {
2382 ...
2383 spinlock_t lock;
2384 struct list_head waiters;
2385 };
2387 struct rwsem_waiter {
2388 struct list_head list;
2389 struct task_struct *task;
2390 };
2392 특정 대기 상태 프로세스를 깨우기 위해, up_read() 나 up_write() 함수는 다음과
2393 같은 일을 합니다:
2395 (1) 다음 대기 상태 프로세스 레코드는 어디있는지 알기 위해 이 대기 상태
2396 프로세스 레코드의 next 포인터를 읽습니다;
2398 (2) 이 대기 상태 프로세스의 task 구조체로의 포인터를 읽습니다;
2400 (3) 이 대기 상태 프로세스가 세마포어를 획득했음을 알리기 위해 task
2401 포인터를 초기화 합니다;
2403 (4) 해당 태스크에 대해 wake_up_process() 를 호출합니다; 그리고
2405 (5) 해당 대기 상태 프로세스의 task 구조체를 잡고 있던 레퍼런스를 해제합니다.
2407 달리 말하자면, 다음 이벤트 시퀀스를 수행해야 합니다:
2409 LOAD waiter->list.next;
2410 LOAD waiter->task;
2411 STORE waiter->task;
2412 CALL wakeup
2413 RELEASE task
2415 그리고 이 이벤트들이 다른 순서로 수행된다면, 오동작이 일어날 수 있습니다.
2417 한번 세마포어의 대기줄에 들어갔고 세마포어 락을 놓았다면, 해당 대기 프로세스는
2418 락을 다시는 잡지 않습니다; 대신 자신의 task 포인터가 초기화 되길 기다립니다.
2419 그 레코드는 대기 프로세스의 스택에 있기 때문에, 리스트의 next 포인터가 읽혀지기
2420 _전에_ task 포인터가 지워진다면, 다른 CPU 는 해당 대기 프로세스를 시작해 버리고
2421 up*() 함수가 next 포인터를 읽기 전에 대기 프로세스의 스택을 마구 건드릴 수
2422 있습니다.
2424 그렇게 되면 위의 이벤트 시퀀스에 어떤 일이 일어나는지 생각해 보죠:
2426 CPU 1 CPU 2
2427 =============================== ===============================
2428 down_xxx()
2429 Queue waiter
2430 Sleep
2431 up_yyy()
2432 LOAD waiter->task;
2433 STORE waiter->task;
2434 Woken up by other event
2435 <preempt>
2436 Resume processing
2437 down_xxx() returns
2438 call foo()
2439 foo() clobbers *waiter
2440 </preempt>
2441 LOAD waiter->list.next;
2442 --- OOPS ---
2444 이 문제는 세마포어 락의 사용으로 해결될 수도 있겠지만, 그렇게 되면 깨어난 후에
2445 down_xxx() 함수가 불필요하게 스핀락을 또다시 얻어야만 합니다.
2447 이 문제를 해결하는 방법은 범용 SMP 메모리 배리어를 추가하는 겁니다:
2449 LOAD waiter->list.next;
2450 LOAD waiter->task;
2451 smp_mb();
2452 STORE waiter->task;
2453 CALL wakeup
2454 RELEASE task
2456 이 경우에, 배리어는 시스템의 나머지 CPU 들에게 모든 배리어 앞의 메모리 액세스가
2457 배리어 뒤의 메모리 액세스보다 앞서 일어난 것으로 보이게 만듭니다. 배리어 앞의
2458 메모리 액세스들이 배리어 명령 자체가 완료되는 시점까지 완료된다고는 보장하지
2459 _않습니다_.
2461 (이게 문제가 되지 않을) 단일 프로세서 시스템에서 smp_mb() 는 실제로는 그저
2462 컴파일러가 CPU 안에서의 순서를 바꾸거나 하지 않고 주어진 순서대로 명령을
2463 내리도록 하는 컴파일러 배리어일 뿐입니다. 오직 하나의 CPU 만 있으니, CPU 의
2464 의존성 순서 로직이 그 외의 모든것을 알아서 처리할 겁니다.
2467 어토믹 오퍼레이션
2468 -----------------
2470 어토믹 오퍼레이션은 기술적으로 프로세서간 상호작용으로 분류되며 그 중 일부는
2471 전체 메모리 배리어를 내포하고 또 일부는 내포하지 않지만, 커널에서 상당히
2472 의존적으로 사용하는 기능 중 하나입니다.
2474 메모리의 어떤 상태를 수정하고 해당 상태에 대한 (예전의 또는 최신의) 정보를
2475 리턴하는 어토믹 오퍼레이션은 모두 SMP-조건적 범용 메모리 배리어(smp_mb())를
2476 실제 오퍼레이션의 앞과 뒤에 내포합니다. 이런 오퍼레이션은 다음의 것들을
2477 포함합니다:
2479 xchg();
2480 atomic_xchg(); atomic_long_xchg();
2481 atomic_inc_return(); atomic_long_inc_return();
2482 atomic_dec_return(); atomic_long_dec_return();
2483 atomic_add_return(); atomic_long_add_return();
2484 atomic_sub_return(); atomic_long_sub_return();
2485 atomic_inc_and_test(); atomic_long_inc_and_test();
2486 atomic_dec_and_test(); atomic_long_dec_and_test();
2487 atomic_sub_and_test(); atomic_long_sub_and_test();
2488 atomic_add_negative(); atomic_long_add_negative();
2489 test_and_set_bit();
2490 test_and_clear_bit();
2491 test_and_change_bit();
2493 /* exchange 조건이 성공할 때 */
2494 cmpxchg();
2495 atomic_cmpxchg(); atomic_long_cmpxchg();
2496 atomic_add_unless(); atomic_long_add_unless();
2498 이것들은 메모리 배리어 효과가 필요한 ACQUIRE 부류와 RELEASE 부류 오퍼레이션들을
2499 구현할 때, 그리고 객체 해제를 위해 레퍼런스 카운터를 조정할 때, 암묵적 메모리
2500 배리어 효과가 필요한 곳 등에 사용됩니다.
2503 다음의 오퍼레이션들은 메모리 배리어를 내포하지 _않기_ 때문에 문제가 될 수
2504 있지만, RELEASE 부류의 오퍼레이션들과 같은 것들을 구현할 때 사용될 수도
2505 있습니다:
2507 atomic_set();
2508 set_bit();
2509 clear_bit();
2510 change_bit();
2512 이것들을 사용할 때에는 필요하다면 적절한 (예를 들면 smp_mb__before_atomic()
2513 같은) 메모리 배리어가 명시적으로 함께 사용되어야 합니다.
2516 아래의 것들도 메모리 배리어를 내포하지 _않기_ 때문에, 일부 환경에서는 (예를
2517 들면 smp_mb__before_atomic() 과 같은) 명시적인 메모리 배리어 사용이 필요합니다.
2519 atomic_add();
2520 atomic_sub();
2521 atomic_inc();
2522 atomic_dec();
2524 이것들이 통계 생성을 위해 사용된다면, 그리고 통계 데이터 사이에 관계가 존재하지
2525 않는다면 메모리 배리어는 필요치 않을 겁니다.
2527 객체의 수명을 관리하기 위해 레퍼런스 카운팅 목적으로 사용된다면, 레퍼런스
2528 카운터는 락으로 보호되는 섹션에서만 조정되거나 호출하는 쪽이 이미 충분한
2529 레퍼런스를 잡고 있을 것이기 때문에 메모리 배리어는 아마 필요 없을 겁니다.
2531 만약 어떤 락을 구성하기 위해 사용된다면, 락 관련 동작은 일반적으로 작업을 특정
2532 순서대로 진행해야 하므로 메모리 배리어가 필요할 수 있습니다.
2534 기본적으로, 각 사용처에서는 메모리 배리어가 필요한지 아닌지 충분히 고려해야
2535 합니다.
2537 아래의 오퍼레이션들은 특별한 락 관련 동작들입니다:
2539 test_and_set_bit_lock();
2540 clear_bit_unlock();
2541 __clear_bit_unlock();
2543 이것들은 ACQUIRE 류와 RELEASE 류의 오퍼레이션들을 구현합니다. 락 관련 도구를
2544 구현할 때에는 이것들을 좀 더 선호하는 편이 나은데, 이것들의 구현은 많은
2545 아키텍쳐에서 최적화 될 수 있기 때문입니다.
2547 [!] 이런 상황에 사용할 수 있는 특수한 메모리 배리어 도구들이 있습니다만, 일부
2548 CPU 에서는 사용되는 어토믹 인스트럭션 자체에 메모리 배리어가 내포되어 있어서
2549 어토믹 오퍼레이션과 메모리 배리어를 함께 사용하는 게 불필요한 일이 될 수
2550 있는데, 그런 경우에 이 특수 메모리 배리어 도구들은 no-op 이 되어 실질적으로
2551 아무일도 하지 않습니다.
2553 더 많은 내용을 위해선 Documentation/atomic_ops.txt 를 참고하세요.
2556 디바이스 액세스
2557 ---------------
2559 많은 디바이스가 메모리 매핑 기법으로 제어될 수 있는데, 그렇게 제어되는
2560 디바이스는 CPU 에는 단지 특정 메모리 영역의 집합처럼 보이게 됩니다. 드라이버는
2561 그런 디바이스를 제어하기 위해 정확히 올바른 순서로 올바른 메모리 액세스를
2562 만들어야 합니다.
2564 하지만, 액세스들을 재배치 하거나 조합하거나 병합하는게 더 효율적이라 판단하는
2565 영리한 CPU 나 컴파일러들을 사용하면 드라이버 코드의 조심스럽게 순서 맞춰진
2566 액세스들이 디바이스에는 요청된 순서대로 도착하지 못하게 할 수 있는 - 디바이스가
2567 오동작을 하게 할 - 잠재적 문제가 생길 수 있습니다.
2569 리눅스 커널 내부에서, I/O 는 어떻게 액세스들을 적절히 순차적이게 만들 수 있는지
2570 알고 있는, - inb() 나 writel() 과 같은 - 적절한 액세스 루틴을 통해 이루어져야만
2571 합니다. 이것들은 대부분의 경우에는 명시적 메모리 배리어 와 함께 사용될 필요가
2572 없습니다만, 다음의 두가지 상황에서는 명시적 메모리 배리어가 필요할 수 있습니다:
2574 (1) 일부 시스템에서 I/O 스토어는 모든 CPU 에 일관되게 순서 맞춰지지 않는데,
2575 따라서 _모든_ 일반적인 드라이버들에 락이 사용되어야만 하고 이 크리티컬
2576 섹션을 빠져나오기 전에 mmiowb() 가 꼭 호출되어야 합니다.
2578 (2) 만약 액세스 함수들이 완화된 메모리 액세스 속성을 갖는 I/O 메모리 윈도우를
2579 사용한다면, 순서를 강제하기 위해선 _mandatory_ 메모리 배리어가 필요합니다.
2581 더 많은 정보를 위해선 Documentation/DocBook/deviceiobook.tmpl 을 참고하십시오.
2584 인터럽트
2585 --------
2587 드라이버는 자신의 인터럽트 서비스 루틴에 의해 인터럽트 당할 수 있기 때문에
2588 드라이버의 이 두 부분은 서로의 디바이스 제어 또는 액세스 부분과 상호 간섭할 수
2589 있습니다.
2591 스스로에게 인터럽트 당하는 걸 불가능하게 하고, 드라이버의 크리티컬한
2592 오퍼레이션들을 모두 인터럽트가 불가능하게 된 영역에 집어넣거나 하는 방법 (락의
2593 한 형태) 으로 이런 상호 간섭을 - 최소한 부분적으로라도 - 줄일 수 있습니다.
2594 드라이버의 인터럽트 루틴이 실행 중인 동안, 해당 드라이버의 코어는 같은 CPU 에서
2595 수행되지 않을 것이며, 현재의 인터럽트가 처리되는 중에는 또다시 인터럽트가
2596 일어나지 못하도록 되어 있으니 인터럽트 핸들러는 그에 대해서는 락을 잡지 않아도
2597 됩니다.
2599 하지만, 어드레스 레지스터와 데이터 레지스터를 갖는 이더넷 카드를 다루는
2600 드라이버를 생각해 봅시다. 만약 이 드라이버의 코어가 인터럽트를 비활성화시킨
2601 채로 이더넷 카드와 대화하고 드라이버의 인터럽트 핸들러가 호출되었다면:
2603 LOCAL IRQ DISABLE
2604 writew(ADDR, 3);
2605 writew(DATA, y);
2606 LOCAL IRQ ENABLE
2607 <interrupt>
2608 writew(ADDR, 4);
2609 q = readw(DATA);
2610 </interrupt>
2612 만약 순서 규칙이 충분히 완화되어 있다면 데이터 레지스터에의 스토어는 어드레스
2613 레지스터에 두번째로 행해지는 스토어 뒤에 일어날 수도 있습니다:
2615 STORE *ADDR = 3, STORE *ADDR = 4, STORE *DATA = y, q = LOAD *DATA
2618 만약 순서 규칙이 충분히 완화되어 있고 묵시적으로든 명시적으로든 배리어가
2619 사용되지 않았다면 인터럽트 비활성화 섹션에서 일어난 액세스가 바깥으로 새어서
2620 인터럽트 내에서 일어난 액세스와 섞일 수 있다고 - 그리고 그 반대도 - 가정해야만
2621 합니다.
2623 그런 영역 안에서 일어나는 I/O 액세스들은 엄격한 순서 규칙의 I/O 레지스터에
2624 묵시적 I/O 배리어를 형성하는 동기적 (synchronous) 로드 오퍼레이션을 포함하기
2625 때문에 일반적으로는 이런게 문제가 되지 않습니다. 만약 이걸로는 충분치 않다면
2626 mmiowb() 가 명시적으로 사용될 필요가 있습니다.
2629 하나의 인터럽트 루틴과 별도의 CPU 에서 수행중이며 서로 통신을 하는 두 루틴
2630 사이에도 비슷한 상황이 일어날 수 있습니다. 만약 그런 경우가 발생할 가능성이
2631 있다면, 순서를 보장하기 위해 인터럽트 비활성화 락이 사용되어져야만 합니다.
2634 ======================
2635 커널 I/O 배리어의 효과
2636 ======================
2638 I/O 메모리에 액세스할 때, 드라이버는 적절한 액세스 함수를 사용해야 합니다:
2640 (*) inX(), outX():
2642 이것들은 메모리 공간보다는 I/O 공간에 이야기를 하려는 의도로
2643 만들어졌습니다만, 그건 기본적으로 CPU 마다 다른 컨셉입니다. i386 과
2644 x86_64 프로세서들은 특별한 I/O 공간 액세스 사이클과 명령어를 실제로 가지고
2645 있지만, 다른 많은 CPU 들에는 그런 컨셉이 존재하지 않습니다.
2647 다른 것들 중에서도 PCI 버스가 I/O 공간 컨셉을 정의하는데, 이는 - i386 과
2648 x86_64 같은 CPU 에서 - CPU 의 I/O 공간 컨셉으로 쉽게 매치됩니다. 하지만,
2649 대체할 I/O 공간이 없는 CPU 에서는 CPU 의 메모리 맵의 가상 I/O 공간으로
2650 매핑될 수도 있습니다.
2652 이 공간으로의 액세스는 (i386 등에서는) 완전하게 동기화 됩니다만, 중간의
2653 (PCI 호스트 브리지와 같은) 브리지들은 이를 완전히 보장하진 않을수도
2654 있습니다.
2656 이것들의 상호간의 순서는 완전하게 보장됩니다.
2658 다른 타입의 메모리 오퍼레이션, I/O 오퍼레이션에 대한 순서는 완전하게
2659 보장되지는 않습니다.
2661 (*) readX(), writeX():
2663 이것들이 수행 요청되는 CPU 에서 서로에게 완전히 순서가 맞춰지고 독립적으로
2664 수행되는지에 대한 보장 여부는 이들이 액세스 하는 메모리 윈도우에 정의된
2665 특성에 의해 결정됩니다. 예를 들어, 최신의 i386 아키텍쳐 머신에서는 MTRR
2666 레지스터로 이 특성이 조정됩니다.
2668 일반적으로는, 프리페치 (prefetch) 가능한 디바이스를 액세스 하는게
2669 아니라면, 이것들은 완전히 순서가 맞춰지고 결합되지 않게 보장될 겁니다.
2671 하지만, (PCI 브리지와 같은) 중간의 하드웨어는 자신이 원한다면 집행을
2672 연기시킬 수 있습니다; 스토어 명령을 실제로 하드웨어로 내려보내기(flush)
2673 위해서는 같은 위치로부터 로드를 하는 방법이 있습니다만[*], PCI 의 경우는
2674 같은 디바이스나 환경 구성 영역에서의 로드만으로도 충분할 겁니다.
2676 [*] 주의! 쓰여진 것과 같은 위치로부터의 로드를 시도하는 것은 오동작을
2677 일으킬 수도 있습니다 - 예로 16650 Rx/Tx 시리얼 레지스터를 생각해
2678 보세요.
2680 프리페치 가능한 I/O 메모리가 사용되면, 스토어 명령들이 순서를 지키도록
2681 하기 위해 mmiowb() 배리어가 필요할 수 있습니다.
2683 PCI 트랜잭션 사이의 상호작용에 대해 더 많은 정보를 위해선 PCI 명세서를
2684 참고하시기 바랍니다.
2686 (*) readX_relaxed(), writeX_relaxed()
2688 이것들은 readX() 와 writeX() 랑 비슷하지만, 더 완화된 메모리 순서 보장을
2689 제공합니다. 구체적으로, 이것들은 일반적 메모리 액세스 (예: DMA 버퍼) 에도
2690 LOCK 이나 UNLOCK 오퍼레이션들에도 순서를 보장하지 않습니다. LOCK 이나
2691 UNLOCK 오퍼레이션들에 맞춰지는 순서가 필요하다면, mmiowb() 배리어가 사용될
2692 수 있습니다. 같은 주변 장치에의 완화된 액세스끼리는 순서가 지켜짐을 알아
2693 두시기 바랍니다.
2695 (*) ioreadX(), iowriteX()
2697 이것들은 inX()/outX() 나 readX()/writeX() 처럼 실제로 수행하는 액세스의
2698 종류에 따라 적절하게 수행될 것입니다.
2701 ===================================
2702 가정되는 가장 완화된 실행 순서 모델
2703 ===================================
2705 컨셉적으로 CPU 는 주어진 프로그램에 대해 프로그램 그 자체에는 인과성 (program
2706 causality) 을 지키는 것처럼 보이게 하지만 일반적으로는 순서를 거의 지켜주지
2707 않는다고 가정되어야만 합니다. (i386 이나 x86_64 같은) 일부 CPU 들은 코드
2708 재배치에 (powerpc 나 frv 와 같은) 다른 것들에 비해 강한 제약을 갖지만, 아키텍쳐
2709 종속적 코드 이외의 코드에서는 순서에 대한 제약이 가장 완화된 경우 (DEC Alpha)
2710 를 가정해야 합니다.
2712 이 말은, CPU 에게 주어지는 인스트럭션 스트림 내의 한 인스트럭션이 앞의
2713 인스트럭션에 종속적이라면 앞의 인스트럭션은 뒤의 종속적 인스트럭션이 실행되기
2714 전에 완료[*]될 수 있어야 한다는 제약 (달리 말해서, 인과성이 지켜지는 것으로
2715 보이게 함) 외에는 자신이 원하는 순서대로 - 심지어 병렬적으로도 - 그 스트림을
2716 실행할 수 있음을 의미합니다
2718 [*] 일부 인스트럭션은 하나 이상의 영향 - 조건 코드를 바꾼다던지, 레지스터나
2719 메모리를 바꾼다던지 - 을 만들어내며, 다른 인스트럭션은 다른 효과에
2720 종속적일 수 있습니다.
2722 CPU 는 최종적으로 아무 효과도 만들지 않는 인스트럭션 시퀀스는 없애버릴 수도
2723 있습니다. 예를 들어, 만약 두개의 연속되는 인스트럭션이 둘 다 같은 레지스터에
2724 직접적인 값 (immediate value) 을 집어넣는다면, 첫번째 인스트럭션은 버려질 수도
2725 있습니다.
2728 비슷하게, 컴파일러 역시 프로그램의 인과성만 지켜준다면 인스트럭션 스트림을
2729 자신이 보기에 올바르다 생각되는대로 재배치 할 수 있습니다.
2732 ===============
2733 CPU 캐시의 영향
2734 ===============
2736 캐시된 메모리 오퍼레이션들이 시스템 전체에 어떻게 인지되는지는 CPU 와 메모리
2737 사이에 존재하는 캐시들, 그리고 시스템 상태의 일관성을 관리하는 메모리 일관성
2738 시스템에 상당 부분 영향을 받습니다.
2740 한 CPU 가 시스템의 다른 부분들과 캐시를 통해 상호작용한다면, 메모리 시스템은
2741 CPU 의 캐시들을 포함해야 하며, CPU 와 CPU 자신의 캐시 사이에서의 동작을 위한
2742 메모리 배리어를 가져야 합니다. (메모리 배리어는 논리적으로는 다음 그림의
2743 점선에서 동작합니다):
2745 <--- CPU ---> : <----------- Memory ----------->
2746 :
2747 +--------+ +--------+ : +--------+ +-----------+
2748 | | | | : | | | | +--------+
2749 | CPU | | Memory | : | CPU | | | | |
2750 | Core |--->| Access |----->| Cache |<-->| | | |
2751 | | | Queue | : | | | |--->| Memory |
2752 | | | | : | | | | | |
2753 +--------+ +--------+ : +--------+ | | | |
2754 : | Cache | +--------+
2755 : | Coherency |
2756 : | Mechanism | +--------+
2757 +--------+ +--------+ : +--------+ | | | |
2758 | | | | : | | | | | |
2759 | CPU | | Memory | : | CPU | | |--->| Device |
2760 | Core |--->| Access |----->| Cache |<-->| | | |
2761 | | | Queue | : | | | | | |
2762 | | | | : | | | | +--------+
2763 +--------+ +--------+ : +--------+ +-----------+
2764 :
2765 :
2767 특정 로드나 스토어는 해당 오퍼레이션을 요청한 CPU 의 캐시 내에서 동작을 완료할
2768 수도 있기 때문에 해당 CPU 의 바깥에는 보이지 않을 수 있지만, 다른 CPU 가 관심을
2769 갖는다면 캐시 일관성 메커니즘이 해당 캐시라인을 해당 CPU 에게 전달하고, 해당
2770 메모리 영역에 대한 오퍼레이션이 발생할 때마다 그 영향을 전파시키기 때문에, 해당
2771 오퍼레이션은 메모리에 실제로 액세스를 한것처럼 나타날 것입니다.
2773 CPU 코어는 프로그램의 인과성이 유지된다고만 여겨진다면 인스트럭션들을 어떤
2774 순서로든 재배치해서 수행할 수 있습니다. 일부 인스트럭션들은 로드나 스토어
2775 오퍼레이션을 만드는데 이 오퍼레이션들은 이후 수행될 메모리 액세스 큐에 들어가게
2776 됩니다. 코어는 이 오퍼레이션들을 해당 큐에 어떤 순서로든 원하는대로 넣을 수
2777 있고, 다른 인스트럭션의 완료를 기다리도록 강제되기 전까지는 수행을 계속합니다.
2779 메모리 배리어가 하는 일은 CPU 쪽에서 메모리 쪽으로 넘어가는 액세스들의 순서,
2780 그리고 그 액세스의 결과가 시스템의 다른 관찰자들에게 인지되는 순서를 제어하는
2781 것입니다.
2783 [!] CPU 들은 항상 그들 자신의 로드와 스토어는 프로그램 순서대로 일어난 것으로
2784 보기 때문에, 주어진 CPU 내에서는 메모리 배리어를 사용할 필요가 _없습니다_.
2786 [!] MMIO 나 다른 디바이스 액세스들은 캐시 시스템을 우회할 수도 있습니다. 우회
2787 여부는 디바이스가 액세스 되는 메모리 윈도우의 특성에 의해 결정될 수도 있고, CPU
2788 가 가지고 있을 수 있는 특수한 디바이스 통신 인스트럭션의 사용에 의해서 결정될
2789 수도 있습니다.
2792 캐시 일관성
2793 -----------
2795 하지만 삶은 앞에서 이야기한 것처럼 단순하지 않습니다: 캐시들은 일관적일 것으로
2796 기대되지만, 그 일관성이 순서에도 적용될 거라는 보장은 없습니다. 한 CPU 에서
2797 만들어진 변경 사항은 최종적으로는 시스템의 모든 CPU 에게 보여지게 되지만, 다른
2798 CPU 들에게도 같은 순서로 보이게 될 거라는 보장은 없다는 뜻입니다.
2801 두개의 CPU (1 & 2) 가 달려 있고, 각 CPU 에 두개의 데이터 캐시(CPU 1 은 A/B 를,
2802 CPU 2 는 C/D 를 갖습니다)가 병렬로 연결되어 있는 시스템을 다룬다고 생각해
2803 봅시다:
2805 :
2806 : +--------+
2807 : +---------+ | |
2808 +--------+ : +--->| Cache A |<------->| |
2809 | | : | +---------+ | |
2810 | CPU 1 |<---+ | |
2811 | | : | +---------+ | |
2812 +--------+ : +--->| Cache B |<------->| |
2813 : +---------+ | |
2814 : | Memory |
2815 : +---------+ | System |
2816 +--------+ : +--->| Cache C |<------->| |
2817 | | : | +---------+ | |
2818 | CPU 2 |<---+ | |
2819 | | : | +---------+ | |
2820 +--------+ : +--->| Cache D |<------->| |
2821 : +---------+ | |
2822 : +--------+
2823 :
2825 이 시스템이 다음과 같은 특성을 갖는다 생각해 봅시다:
2827 (*) 홀수번 캐시라인은 캐시 A, 캐시 C 또는 메모리에 위치할 수 있음;
2829 (*) 짝수번 캐시라인은 캐시 B, 캐시 D 또는 메모리에 위치할 수 있음;
2831 (*) CPU 코어가 한개의 캐시에 접근하는 동안, 다른 캐시는 - 더티 캐시라인을
2832 메모리에 내리거나 추측성 로드를 하거나 하기 위해 - 시스템의 다른 부분에
2833 액세스 하기 위해 버스를 사용할 수 있음;
2835 (*) 각 캐시는 시스템의 나머지 부분들과 일관성을 맞추기 위해 해당 캐시에
2836 적용되어야 할 오퍼레이션들의 큐를 가짐;
2838 (*) 이 일관성 큐는 캐시에 이미 존재하는 라인에 가해지는 평범한 로드에 의해서는
2839 비워지지 않는데, 큐의 오퍼레이션들이 이 로드의 결과에 영향을 끼칠 수 있다
2840 할지라도 그러함.
2842 이제, 첫번째 CPU 에서 두개의 쓰기 오퍼레이션을 만드는데, 해당 CPU 의 캐시에
2843 요청된 순서로 오퍼레이션이 도달됨을 보장하기 위해 두 오퍼레이션 사이에 쓰기
2844 배리어를 사용하는 상황을 상상해 봅시다:
2846 CPU 1 CPU 2 COMMENT
2847 =============== =============== =======================================
2848 u == 0, v == 1 and p == &u, q == &u
2849 v = 2;
2850 smp_wmb(); v 의 변경이 p 의 변경 전에 보일 것을
2851 분명히 함
2852 <A:modify v=2> v 는 이제 캐시 A 에 독점적으로 존재함
2853 p = &v;
2854 <B:modify p=&v> p 는 이제 캐시 B 에 독점적으로 존재함
2856 여기서의 쓰기 메모리 배리어는 CPU 1 의 캐시가 올바른 순서로 업데이트 된 것으로
2857 시스템의 다른 CPU 들이 인지하게 만듭니다. 하지만, 이제 두번째 CPU 가 그 값들을
2858 읽으려 하는 상황을 생각해 봅시다:
2860 CPU 1 CPU 2 COMMENT
2861 =============== =============== =======================================
2862 ...
2863 q = p;
2864 x = *q;
2866 위의 두개의 읽기 오퍼레이션은 예상된 순서로 일어나지 못할 수 있는데, 두번째 CPU
2867 의 한 캐시에 다른 캐시 이벤트가 발생해 v 를 담고 있는 캐시라인의 해당 캐시에의
2868 업데이트가 지연되는 사이, p 를 담고 있는 캐시라인은 두번째 CPU 의 다른 캐시에
2869 업데이트 되어버렸을 수 있기 때문입니다.
2871 CPU 1 CPU 2 COMMENT
2872 =============== =============== =======================================
2873 u == 0, v == 1 and p == &u, q == &u
2874 v = 2;
2875 smp_wmb();
2876 <A:modify v=2> <C:busy>
2877 <C:queue v=2>
2878 p = &v; q = p;
2879 <D:request p>
2880 <B:modify p=&v> <D:commit p=&v>
2881 <D:read p>
2882 x = *q;
2883 <C:read *q> 캐시에 업데이트 되기 전의 v 를 읽음
2884 <C:unbusy>
2885 <C:commit v=2>
2887 기본적으로, 두개의 캐시라인 모두 CPU 2 에 최종적으로는 업데이트 될 것이지만,
2888 별도의 개입 없이는, 업데이트의 순서가 CPU 1 에서 만들어진 순서와 동일할
2889 것이라는 보장이 없습니다.
2892 여기에 개입하기 위해선, 데이터 의존성 배리어나 읽기 배리어를 로드 오퍼레이션들
2893 사이에 넣어야 합니다. 이렇게 함으로써 캐시가 다음 요청을 처리하기 전에 일관성
2894 큐를 처리하도록 강제하게 됩니다.
2896 CPU 1 CPU 2 COMMENT
2897 =============== =============== =======================================
2898 u == 0, v == 1 and p == &u, q == &u
2899 v = 2;
2900 smp_wmb();
2901 <A:modify v=2> <C:busy>
2902 <C:queue v=2>
2903 p = &v; q = p;
2904 <D:request p>
2905 <B:modify p=&v> <D:commit p=&v>
2906 <D:read p>
2907 smp_read_barrier_depends()
2908 <C:unbusy>
2909 <C:commit v=2>
2910 x = *q;
2911 <C:read *q> 캐시에 업데이트 된 v 를 읽음
2914 이런 부류의 문제는 DEC Alpha 계열 프로세서들에서 발견될 수 있는데, 이들은
2915 데이터 버스를 좀 더 잘 사용해 성능을 개선할 수 있는, 분할된 캐시를 가지고 있기
2916 때문입니다. 대부분의 CPU 는 하나의 읽기 오퍼레이션의 메모리 액세스가 다른 읽기
2917 오퍼레이션에 의존적이라면 데이터 의존성 배리어를 내포시킵니다만, 모두가 그런건
2918 아니기 때문에 이점에 의존해선 안됩니다.
2920 다른 CPU 들도 분할된 캐시를 가지고 있을 수 있지만, 그런 CPU 들은 평범한 메모리
2921 액세스를 위해서도 이 분할된 캐시들 사이의 조정을 해야만 합니다. Alpha 는 가장
2922 약한 메모리 순서 시맨틱 (semantic) 을 선택함으로써 메모리 배리어가 명시적으로
2923 사용되지 않았을 때에는 그런 조정이 필요하지 않게 했습니다.
2926 캐시 일관성 VS DMA
2927 ------------------
2929 모든 시스템이 DMA 를 하는 디바이스에 대해서까지 캐시 일관성을 유지하지는
2930 않습니다. 그런 경우, DMA 를 시도하는 디바이스는 RAM 으로부터 잘못된 데이터를
2931 읽을 수 있는데, 더티 캐시 라인이 CPU 의 캐시에 머무르고 있고, 바뀐 값이 아직
2932 RAM 에 써지지 않았을 수 있기 때문입니다. 이 문제를 해결하기 위해선, 커널의
2933 적절한 부분에서 각 CPU 캐시의 문제되는 비트들을 플러시 (flush) 시켜야만 합니다
2934 (그리고 그것들을 무효화 - invalidation - 시킬 수도 있겠죠).
2936 또한, 디바이스에 의해 RAM 에 DMA 로 쓰여진 값은 디바이스가 쓰기를 완료한 후에
2937 CPU 의 캐시에서 RAM 으로 쓰여지는 더티 캐시 라인에 의해 덮어써질 수도 있고, CPU
2938 의 캐시에 존재하는 캐시 라인이 해당 캐시에서 삭제되고 다시 값을 읽어들이기
2939 전까지는 RAM 이 업데이트 되었다는 사실 자체가 숨겨져 버릴 수도 있습니다. 이
2940 문제를 해결하기 위해선, 커널의 적절한 부분에서 각 CPU 의 캐시 안의 문제가 되는
2941 비트들을 무효화 시켜야 합니다.
2943 캐시 관리에 대한 더 많은 정보를 위해선 Documentation/cachetlb.txt 를
2944 참고하세요.
2947 캐시 일관성 VS MMIO
2948 -------------------
2950 Memory mapped I/O 는 일반적으로 CPU 의 메모리 공간 내의 한 윈도우의 특정 부분
2951 내의 메모리 지역에 이루어지는데, 이 윈도우는 일반적인, RAM 으로 향하는
2952 윈도우와는 다른 특성을 갖습니다.
2954 그런 특성 가운데 하나는, 일반적으로 그런 액세스는 캐시를 완전히 우회하고
2955 디바이스 버스로 곧바로 향한다는 것입니다. 이 말은 MMIO 액세스는 먼저
2956 시작되어서 캐시에서 완료된 메모리 액세스를 추월할 수 있다는 뜻입니다. 이런
2957 경우엔 메모리 배리어만으로는 충분치 않고, 만약 캐시된 메모리 쓰기 오퍼레이션과
2958 MMIO 액세스가 어떤 방식으로든 의존적이라면 해당 캐시는 두 오퍼레이션 사이에
2959 비워져(flush)야만 합니다.
2962 ======================
2963 CPU 들이 저지르는 일들
2964 ======================
2966 프로그래머는 CPU 가 메모리 오퍼레이션들을 정확히 요청한대로 수행해 줄 것이라고
2967 생각하는데, 예를 들어 다음과 같은 코드를 CPU 에게 넘긴다면:
2969 a = READ_ONCE(*A);
2970 WRITE_ONCE(*B, b);
2971 c = READ_ONCE(*C);
2972 d = READ_ONCE(*D);
2973 WRITE_ONCE(*E, e);
2975 CPU 는 다음 인스트럭션을 처리하기 전에 현재의 인스트럭션을 위한 메모리
2976 오퍼레이션을 완료할 것이라 생각하고, 따라서 시스템 외부에서 관찰하기에도 정해진
2977 순서대로 오퍼레이션이 수행될 것으로 예상합니다:
2979 LOAD *A, STORE *B, LOAD *C, LOAD *D, STORE *E.
2982 당연하지만, 실제로는 훨씬 엉망입니다. 많은 CPU 와 컴파일러에서 앞의 가정은
2983 성립하지 못하는데 그 이유는 다음과 같습니다:
2985 (*) 로드 오퍼레이션들은 실행을 계속 해나가기 위해 곧바로 완료될 필요가 있는
2986 경우가 많은 반면, 스토어 오퍼레이션들은 종종 별다른 문제 없이 유예될 수
2987 있습니다;
2989 (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으며, 필요없는 로드였다고
2990 증명된 예측적 로드의 결과는 버려집니다;
2992 (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으므로, 예상된 이벤트의
2993 시퀀스와 다른 시간에 로드가 이뤄질 수 있습니다;
2995 (*) 메모리 액세스 순서는 CPU 버스와 캐시를 좀 더 잘 사용할 수 있도록 재배치
2996 될 수 있습니다;
2998 (*) 로드와 스토어는 인접한 위치에의 액세스들을 일괄적으로 처리할 수 있는
2999 메모리나 I/O 하드웨어 (메모리와 PCI 디바이스 둘 다 이게 가능할 수
3000 있습니다) 에 대해 요청되는 경우, 개별 오퍼레이션을 위한 트랜잭션 설정
3001 비용을 아끼기 위해 조합되어 실행될 수 있습니다; 그리고
3003 (*) 해당 CPU 의 데이터 캐시가 순서에 영향을 끼칠 수도 있고, 캐시 일관성
3004 메커니즘이 - 스토어가 실제로 캐시에 도달한다면 - 이 문제를 완화시킬 수는
3005 있지만 이 일관성 관리가 다른 CPU 들에도 같은 순서로 전달된다는 보장은
3006 없습니다.
3008 따라서, 앞의 코드에 대해 다른 CPU 가 보는 결과는 다음과 같을 수 있습니다:
3010 LOAD *A, ..., LOAD {*C,*D}, STORE *E, STORE *B
3012 ("LOAD {*C,*D}" 는 조합된 로드입니다)
3015 하지만, CPU 는 스스로는 일관적일 것을 보장합니다: CPU _자신_ 의 액세스들은
3016 자신에게는 메모리 배리어가 없음에도 불구하고 정확히 순서 세워진 것으로 보여질
3017 것입니다. 예를 들어 다음의 코드가 주어졌다면:
3019 U = READ_ONCE(*A);
3020 WRITE_ONCE(*A, V);
3021 WRITE_ONCE(*A, W);
3022 X = READ_ONCE(*A);
3023 WRITE_ONCE(*A, Y);
3024 Z = READ_ONCE(*A);
3026 그리고 외부의 영향에 의한 간섭이 없다고 가정하면, 최종 결과는 다음과 같이
3027 나타날 것이라고 예상될 수 있습니다:
3029 U == *A 의 최초 값
3030 X == W
3031 Z == Y
3032 *A == Y
3034 앞의 코드는 CPU 가 다음의 메모리 액세스 시퀀스를 만들도록 할겁니다:
3036 U=LOAD *A, STORE *A=V, STORE *A=W, X=LOAD *A, STORE *A=Y, Z=LOAD *A
3038 하지만, 별다른 개입이 없고 프로그램의 시야에 이 세상이 여전히 일관적이라고
3039 보인다는 보장만 지켜진다면 이 시퀀스는 어떤 조합으로든 재구성될 수 있으며, 각
3040 액세스들은 합쳐지거나 버려질 수 있습니다. 일부 아키텍쳐에서 CPU 는 같은 위치에
3041 대한 연속적인 로드 오퍼레이션들을 재배치 할 수 있기 때문에 앞의 예에서의
3042 READ_ONCE() 와 WRITE_ONCE() 는 반드시 존재해야 함을 알아두세요. 그런 종류의
3043 아키텍쳐에서 READ_ONCE() 와 WRITE_ONCE() 는 이 문제를 막기 위해 필요한 일을
3044 뭐가 됐든지 하게 되는데, 예를 들어 Itanium 에서는 READ_ONCE() 와 WRITE_ONCE()
3045 가 사용하는 volatile 캐스팅은 GCC 가 그런 재배치를 방지하는 특수 인스트럭션인
3046 ld.acq 와 stl.rel 인스트럭션을 각각 만들어 내도록 합니다.
3048 컴파일러 역시 이 시퀀스의 액세스들을 CPU 가 보기도 전에 합치거나 버리거나 뒤로
3049 미뤄버릴 수 있습니다.
3051 예를 들어:
3053 *A = V;
3054 *A = W;
3056 는 다음과 같이 변형될 수 있습니다:
3058 *A = W;
3060 따라서, 쓰기 배리어나 WRITE_ONCE() 가 없다면 *A 로의 V 값의 저장의 효과는
3061 사라진다고 가정될 수 있습니다. 비슷하게:
3063 *A = Y;
3064 Z = *A;
3066 는, 메모리 배리어나 READ_ONCE() 와 WRITE_ONCE() 없이는 다음과 같이 변형될 수
3067 있습니다:
3069 *A = Y;
3070 Z = Y;
3072 그리고 이 LOAD 오퍼레이션은 CPU 바깥에는 아예 보이지 않습니다.
3075 그리고, ALPHA 가 있다
3076 ---------------------
3078 DEC Alpha CPU 는 가장 완화된 메모리 순서의 CPU 중 하나입니다. 뿐만 아니라,
3079 Alpha CPU 의 일부 버전은 분할된 데이터 캐시를 가지고 있어서, 의미적으로
3080 관계되어 있는 두개의 캐시 라인이 서로 다른 시간에 업데이트 되는게 가능합니다.
3081 이게 데이터 의존성 배리어가 정말 필요해지는 부분인데, 데이터 의존성 배리어는
3082 메모리 일관성 시스템과 함께 두개의 캐시를 동기화 시켜서, 포인터 변경과 새로운
3083 데이터의 발견을 올바른 순서로 일어나게 하기 때문입니다.
3085 리눅스 커널의 메모리 배리어 모델은 Alpha 에 기초해서 정의되었습니다.
3087 위의 "캐시 일관성" 서브섹션을 참고하세요.
3090 가상 머신 게스트
3091 ----------------
3093 가상 머신에서 동작하는 게스트들은 게스트 자체는 SMP 지원 없이 컴파일 되었다
3094 해도 SMP 영향을 받을 수 있습니다. 이건 UP 커널을 사용하면서 SMP 호스트와
3095 결부되어 발생하는 부작용입니다. 이 경우에는 mandatory 배리어를 사용해서 문제를
3096 해결할 수 있겠지만 그런 해결은 대부분의 경우 최적의 해결책이 아닙니다.
3098 이 문제를 완벽하게 해결하기 위해, 로우 레벨의 virt_mb() 등의 매크로를 사용할 수
3099 있습니다. 이것들은 SMP 가 활성화 되어 있다면 smp_mb() 등과 동일한 효과를
3100 갖습니다만, SMP 와 SMP 아닌 시스템 모두에 대해 동일한 코드를 만들어냅니다.
3101 예를 들어, 가상 머신 게스트들은 (SMP 일 수 있는) 호스트와 동기화를 할 때에는
3102 smp_mb() 가 아니라 virt_mb() 를 사용해야 합니다.
3104 이것들은 smp_mb() 류의 것들과 모든 부분에서 동일하며, 특히, MMIO 의 영향에
3105 대해서는 간여하지 않습니다: MMIO 의 영향을 제어하려면, mandatory 배리어를
3106 사용하시기 바랍니다.
3109 =======
3110 사용 예
3111 =======
3113 순환식 버퍼
3114 -----------
3116 메모리 배리어는 순환식 버퍼를 생성자(producer)와 소비자(consumer) 사이의
3117 동기화에 락을 사용하지 않고 구현하는데에 사용될 수 있습니다. 더 자세한 내용을
3118 위해선 다음을 참고하세요:
3120 Documentation/circular-buffers.txt
3123 =========
3124 참고 문헌
3125 =========
3127 Alpha AXP Architecture Reference Manual, Second Edition (Sites & Witek,
3128 Digital Press)
3129 Chapter 5.2: Physical Address Space Characteristics
3130 Chapter 5.4: Caches and Write Buffers
3131 Chapter 5.5: Data Sharing
3132 Chapter 5.6: Read/Write Ordering
3134 AMD64 Architecture Programmer's Manual Volume 2: System Programming
3135 Chapter 7.1: Memory-Access Ordering
3136 Chapter 7.4: Buffering and Combining Memory Writes
3138 IA-32 Intel Architecture Software Developer's Manual, Volume 3:
3139 System Programming Guide
3140 Chapter 7.1: Locked Atomic Operations
3141 Chapter 7.2: Memory Ordering
3142 Chapter 7.4: Serializing Instructions
3144 The SPARC Architecture Manual, Version 9
3145 Chapter 8: Memory Models
3146 Appendix D: Formal Specification of the Memory Models
3147 Appendix J: Programming with the Memory Models
3149 UltraSPARC Programmer Reference Manual
3150 Chapter 5: Memory Accesses and Cacheability
3151 Chapter 15: Sparc-V9 Memory Models
3153 UltraSPARC III Cu User's Manual
3154 Chapter 9: Memory Models
3156 UltraSPARC IIIi Processor User's Manual
3157 Chapter 8: Memory Models
3159 UltraSPARC Architecture 2005
3160 Chapter 9: Memory
3161 Appendix D: Formal Specifications of the Memory Models
3163 UltraSPARC T1 Supplement to the UltraSPARC Architecture 2005
3164 Chapter 8: Memory Models
3165 Appendix F: Caches and Cache Coherency
3167 Solaris Internals, Core Kernel Architecture, p63-68:
3168 Chapter 3.3: Hardware Considerations for Locks and
3169 Synchronization
3171 Unix Systems for Modern Architectures, Symmetric Multiprocessing and Caching
3172 for Kernel Programmers:
3173 Chapter 13: Other Memory Models
3175 Intel Itanium Architecture Software Developer's Manual: Volume 1:
3176 Section 2.6: Speculation
3177 Section 4.4: Memory Access