test/MC/ARM/neon-vld-encoding.s

   1 @ RUN: llvm-mc -mcpu=cortex-a8 -triple armv7-apple-darwin -show-encoding < %s | FileCheck %s
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 388         vld4.s32 {d16[1], d17[1], d18[1], d19[1]}, [r3:128]!
 389         vld4.u16 {d17[1], d19[1], d21[1], d23[1]}, [r7]!
 390         vld4.u32 {d16[1], d18[1], d20[1], d22[1]}, [r8]!
 391
 392         vld4.p8 {d16[1], d17[1], d18[1], d19[1]}, [r1:32], r8
 393         vld4.p16 {d16[1], d17[1], d18[1], d19[1]}, [r2], r7
 394         vld4.f32 {d16[1], d17[1], d18[1], d19[1]}, [r3:64], r5
 395         vld4.i16 {d16[1], d18[1], d20[1], d22[1]}, [r6], r3
 396         vld4.i32 {d17[1], d19[1], d21[1], d23[1]}, [r9], r4
 397
 398 @ CHECK: vld4.8 {d16[1], d17[1], d18[1], d19[1]}, [r1] @ encoding: [0x2f,0x03,0xe1,0xf4]
 399 @ CHECK: vld4.16 {d16[1], d17[1], d18[1], d19[1]}, [r2] @ encoding: [0x4f,0x07,0xe2,0xf4]
 400 @ CHECK: vld4.32 {d16[1], d17[1], d18[1], d19[1]}, [r3] @ encoding: [0x8f,0x0b,0xe3,0xf4]
 401 @ CHECK: vld4.16 {d17[1], d19[1], d21[1], d23[1]}, [r7] @ encoding: [0x6f,0x17,0xe7,0xf4]
 402 @ CHECK: vld4.32 {d16[1], d18[1], d20[1], d22[1]}, [r8] @ encoding: [0xcf,0x0b,0xe8,0xf4]
 403 @ CHECK: vld4.8 {d16[1], d17[1], d18[1], d19[1]}, [r1:32]! @ encoding: [0x3d,0x03,0xe1,0xf4]
 404 @ CHECK: vld4.16 {d16[1], d17[1], d18[1], d19[1]}, [r2:64]! @ encoding: [0x5d,0x07,0xe2,0xf4]
 405 @ CHECK: vld4.32 {d16[1], d17[1], d18[1], d19[1]}, [r3:128]! @ encoding: [0xad,0x0b,0xe3,0xf4]
 406 @ CHECK: vld4.16 {d17[1], d19[1], d21[1], d23[1]}, [r7]! @ encoding: [0x6d,0x17,0xe7,0xf4]
 407 @ CHECK: vld4.32 {d16[1], d18[1], d20[1], d22[1]}, [r8]! @ encoding: [0xcd,0x0b,0xe8,0xf4]
 408 @ CHECK: vld4.8 {d16[1], d17[1], d18[1], d19[1]}, [r1:32], r8 @ encoding: [0x38,0x03,0xe1,0xf4]
 409 @ CHECK: vld4.16 {d16[1], d17[1], d18[1], d19[1]}, [r2], r7 @ encoding: [0x47,0x07,0xe2,0xf4]
 410 @ CHECK: vld4.32 {d16[1], d17[1], d18[1], d19[1]}, [r3:64], r5 @ encoding: [0x95,0x0b,0xe3,0xf4]
 411 @ CHECK: vld4.16 {d16[1], d18[1], d20[1], d22[1]}, [r6], r3 @ encoding: [0x63,0x07,0xe6,0xf4]
 412 @ CHECK: vld4.32 {d17[1], d19[1], d21[1], d23[1]}, [r9], r4 @ encoding: [0xc4,0x1b,0xe9,0xf4]
 413
 414
 415         vld4.8 {d16[], d17[], d18[], d19[]}, [r1]
 416         vld4.16 {d16[], d17[], d18[], d19[]}, [r2]
 417         vld4.32 {d16[], d17[], d18[], d19[]}, [r3]
 418         vld4.8 {d17[], d19[], d21[], d23[]}, [r7]
 419         vld4.16 {d17[], d19[], d21[], d23[]}, [r7]
 420         vld4.32 {d16[], d18[], d20[], d22[]}, [r8]
 421
 422         vld4.s8 {d16[], d17[], d18[], d19[]}, [r1]!
 423         vld4.s16 {d16[], d17[], d18[], d19[]}, [r2]!
 424         vld4.s32 {d16[], d17[], d18[], d19[]}, [r3]!
 425         vld4.u8 {d17[], d19[], d21[], d23[]}, [r7]!
 426         vld4.u16 {d17[], d19[], d21[], d23[]}, [r7]!
 427         vld4.u32 {d16[], d18[], d20[], d22[]}, [r8]!
 428
 429         vld4.p8 {d16[], d17[], d18[], d19[]}, [r1], r8
 430         vld4.p16 {d16[], d17[], d18[], d19[]}, [r2], r7
 431         vld4.f32 {d16[], d17[], d18[], d19[]}, [r3], r5
 432         vld4.i8 {d16[], d18[], d20[], d22[]}, [r6], r3
 433         vld4.i16 {d16[], d18[], d20[], d22[]}, [r6], r3
 434         vld4.i32 {d17[], d19[], d21[], d23[]}, [r9], r4
 435
 436 @ CHECK: vld4.8 {d16[], d17[], d18[], d19[]}, [r1] @ encoding: [0x0f,0x0f,0xe1,0xf4]
 437 @ CHECK: vld4.16 {d16[], d17[], d18[], d19[]}, [r2] @ encoding: [0x4f,0x0f,0xe2,0xf4]
 438 @ CHECK: vld4.32 {d16[], d17[], d18[], d19[]}, [r3] @ encoding: [0x8f,0x0f,0xe3,0xf4]
 439 @ CHECK: vld4.8 {d17[], d19[], d21[], d23[]}, [r7] @ encoding: [0x2f,0x1f,0xe7,0xf4]
 440 @ CHECK: vld4.16 {d17[], d19[], d21[], d23[]}, [r7] @ encoding: [0x6f,0x1f,0xe7,0xf4]
 441 @ CHECK: vld4.32 {d16[], d18[], d20[], d22[]}, [r8] @ encoding: [0xaf,0x0f,0xe8,0xf4]
 442 @ CHECK: vld4.8 {d16[], d17[], d18[], d19[]}, [r1]! @ encoding: [0x0d,0x0f,0xe1,0xf4]
 443 @ CHECK: vld4.16 {d16[], d17[], d18[], d19[]}, [r2]! @ encoding: [0x4d,0x0f,0xe2,0xf4]
 444 @ CHECK: vld4.32 {d16[], d17[], d18[], d19[]}, [r3]! @ encoding: [0x8d,0x0f,0xe3,0xf4]
 445 @ CHECK: vld4.8 {d17[], d18[], d19[], d20[]}, [r7]! @ encoding: [0x2d,0x1f,0xe7,0xf4]
 446 @ CHECK: vld4.16 {d17[], d18[], d19[], d20[]}, [r7]! @ encoding: [0x6d,0x1f,0xe7,0xf4]
 447 @ CHECK: vld4.32 {d16[], d18[], d20[], d22[]}, [r8]! @ encoding: [0xad,0x0f,0xe8,0xf4]
 448 @ CHECK: vld4.8 {d16[], d17[], d18[], d19[]}, [r1], r8 @ encoding: [0x08,0x0f,0xe1,0xf4]
 449 @ CHECK: vld4.16 {d16[], d17[], d18[], d19[]}, [r2], r7 @ encoding: [0x47,0x0f,0xe2,0xf4]
 450 @ CHECK: vld4.32 {d16[], d17[], d18[], d19[]}, [r3], r5 @ encoding: [0x85,0x0f,0xe3,0xf4]
 451 @ CHECK: vld4.8 {d16[], d18[], d20[], d22[]}, [r6], r3 @ encoding: [0x23,0x0f,0xe6,0xf4]
 452 @ CHECK: vld4.16 {d16[], d18[], d20[], d22[]}, [r6], r3 @ encoding: [0x63,0x0f,0xe6,0xf4]
 453 @ CHECK: vld4.32 {d17[], d19[], d21[], d23[]}, [r9], r4 @ encoding: [0xa4,0x1f,0xe9,0xf4]
 454
 455 @ Handle 'Q' registers in register lists as if the sub-reg D regs were
 456 @ specified instead.
 457         vld1.8 {q3}, [r9]
 458         vld1.8 {q3, q4}, [r9]
 459
 460 @ CHECK: vld1.8 {d6, d7}, [r9]          @ encoding: [0x0f,0x6a,0x29,0xf4]
 461 @ CHECK: vld1.8 {d6, d7, d8, d9}, [r9]  @ encoding: [0x0f,0x62,0x29,0xf4]
 462
 463
 464 @ Spot-check additional size-suffix aliases.
 465         vld1.8 {d2}, [r2]
 466         vld1.p8 {d2}, [r2]
 467         vld1.u8 {d2}, [r2]
 468
 469         vld1.8 {q2}, [r2]
 470         vld1.p8 {q2}, [r2]
 471         vld1.u8 {q2}, [r2]
 472         vld1.f32 {q2}, [r2]
 473
 474         vld1.u8 {d2, d3, d4}, [r2]
 475         vld1.i32 {d2, d3, d4}, [r2]
 476         vld1.f64 {d2, d3, d4}, [r2]
 477
 478 @ CHECK: vld1.8 {d2}, [r2]              @ encoding: [0x0f,0x27,0x22,0xf4]
 479 @ CHECK: vld1.8 {d2}, [r2]              @ encoding: [0x0f,0x27,0x22,0xf4]
 480 @ CHECK: vld1.8 {d2}, [r2]              @ encoding: [0x0f,0x27,0x22,0xf4]
 481
 482 @ CHECK: vld1.8 {d4, d5}, [r2]          @ encoding: [0x0f,0x4a,0x22,0xf4]
 483 @ CHECK: vld1.8 {d4, d5}, [r2]          @ encoding: [0x0f,0x4a,0x22,0xf4]
 484 @ CHECK: vld1.8 {d4, d5}, [r2]          @ encoding: [0x0f,0x4a,0x22,0xf4]
 485 @ CHECK: vld1.32 {d4, d5}, [r2]         @ encoding: [0x8f,0x4a,0x22,0xf4]
 486
 487 @ CHECK: vld1.8 {d2, d3, d4}, [r2]      @ encoding: [0x0f,0x26,0x22,0xf4]
 488 @ CHECK: vld1.32 {d2, d3, d4}, [r2]     @ encoding: [0x8f,0x26,0x22,0xf4]
 489 @ CHECK: vld1.64 {d2, d3, d4}, [r2]     @ encoding: [0xcf,0x26,0x22,0xf4]
 490
 491
 492 @ Register lists can use the range syntax, just like VLDM
 493         vld1.f64 {d2-d5}, [r2:128]!
 494         vld1.f64 {d2,d3,d4,d5}, [r2:128]!
 495
 496 @ CHECK: vld1.64 {d2, d3, d4, d5}, [r2:128]! @ encoding: [0xed,0x22,0x22,0xf4]
 497 @ CHECK: vld1.64 {d2, d3, d4, d5}, [r2:128]! @ encoding: [0xed,0x22,0x22,0xf4]
 498
 499
 500 @ verify that the old incorrect alignment specifier syntax (", :")
 501 @ still gets accepted.
 502         vld2.8  {d16, d17}, [r0, :64]
 503         vld2.16 {d16, d17}, [r0, :128]
 504
 505 @ CHECK: vld2.8 {d16, d17}, [r0:64]   @ encoding: [0x1f,0x08,0x60,0xf4]
 506 @ CHECK: vld2.16 {d16, d17}, [r0:128] @ encoding: [0x6f,0x08,0x60,0xf4]