lib/Target/ARM/ARMRegisterInfo.td

   1 //===-- ARMRegisterInfo.td - ARM Register defs -------------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 include "ARMSystemRegister.td"
  10
  11 //===----------------------------------------------------------------------===//
  12 //  Declarations that describe the ARM register file
  13 //===----------------------------------------------------------------------===//
  14
  15 // Registers are identified with 4-bit ID numbers.
  16 class ARMReg<bits<16> Enc, string n, list<Register> subregs = []> : Register<n> {
  17   let HWEncoding = Enc;
  18   let Namespace = "ARM";
  19   let SubRegs = subregs;
  20   // All bits of ARM registers with sub-registers are covered by sub-registers.
  21   let CoveredBySubRegs = 1;
  22 }
  23
  24 class ARMFReg<bits<16> Enc, string n> : Register<n> {
  25   let HWEncoding = Enc;
  26   let Namespace = "ARM";
  27 }
  28
  29 // Subregister indices.
  30 let Namespace = "ARM" in {
  31 def qqsub_0 : SubRegIndex<256>;
  32 def qqsub_1 : SubRegIndex<256, 256>;
  33
  34 // Note: Code depends on these having consecutive numbers.
  35 def qsub_0 : SubRegIndex<128>;
  36 def qsub_1 : SubRegIndex<128, 128>;
  37 def qsub_2 : ComposedSubRegIndex<qqsub_1, qsub_0>;
  38 def qsub_3 : ComposedSubRegIndex<qqsub_1, qsub_1>;
  39
  40 def dsub_0 : SubRegIndex<64>;
  41 def dsub_1 : SubRegIndex<64, 64>;
  42 def dsub_2 : ComposedSubRegIndex<qsub_1, dsub_0>;
  43 def dsub_3 : ComposedSubRegIndex<qsub_1, dsub_1>;
  44 def dsub_4 : ComposedSubRegIndex<qsub_2, dsub_0>;
  45 def dsub_5 : ComposedSubRegIndex<qsub_2, dsub_1>;
  46 def dsub_6 : ComposedSubRegIndex<qsub_3, dsub_0>;
  47 def dsub_7 : ComposedSubRegIndex<qsub_3, dsub_1>;
  48
  49 def ssub_0  : SubRegIndex<32>;
  50 def ssub_1  : SubRegIndex<32, 32>;
  51 def ssub_2  : ComposedSubRegIndex<dsub_1, ssub_0>;
  52 def ssub_3  : ComposedSubRegIndex<dsub_1, ssub_1>;
  53 def ssub_4  : ComposedSubRegIndex<dsub_2, ssub_0>;
  54 def ssub_5  : ComposedSubRegIndex<dsub_2, ssub_1>;
  55 def ssub_6  : ComposedSubRegIndex<dsub_3, ssub_0>;
  56 def ssub_7  : ComposedSubRegIndex<dsub_3, ssub_1>;
  57 def ssub_8  : ComposedSubRegIndex<dsub_4, ssub_0>;
  58 def ssub_9  : ComposedSubRegIndex<dsub_4, ssub_1>;
  59 def ssub_10 : ComposedSubRegIndex<dsub_5, ssub_0>;
  60 def ssub_11 : ComposedSubRegIndex<dsub_5, ssub_1>;
  61 def ssub_12 : ComposedSubRegIndex<dsub_6, ssub_0>;
  62 def ssub_13 : ComposedSubRegIndex<dsub_6, ssub_1>;
  63
  64 def gsub_0 : SubRegIndex<32>;
  65 def gsub_1 : SubRegIndex<32, 32>;
  66 // Let TableGen synthesize the remaining 12 ssub_* indices.
  67 // We don't need to name them.
  68 }
  69
  70 // Integer registers
  71 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  72 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  73 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  74 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  75 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  76 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  77 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  78 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  79 // These require 32-bit instructions.
  80 let CostPerUse = 1 in {
  81 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  82 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  83 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  84 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  85 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  86 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  87 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  88 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  89 }
  90
  91 // Float registers
  92 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  93 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  94 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  95 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  96 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  97 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  98 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  99 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
 100 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
 101 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
 102 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
 103 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
 104 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
 105 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
 106 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
 107 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
 108
 109 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
 110 let SubRegIndices = [ssub_0, ssub_1] in {
 111 def D0  : ARMReg< 0,  "d0", [S0,   S1]>, DwarfRegNum<[256]>;
 112 def D1  : ARMReg< 1,  "d1", [S2,   S3]>, DwarfRegNum<[257]>;
 113 def D2  : ARMReg< 2,  "d2", [S4,   S5]>, DwarfRegNum<[258]>;
 114 def D3  : ARMReg< 3,  "d3", [S6,   S7]>, DwarfRegNum<[259]>;
 115 def D4  : ARMReg< 4,  "d4", [S8,   S9]>, DwarfRegNum<[260]>;
 116 def D5  : ARMReg< 5,  "d5", [S10, S11]>, DwarfRegNum<[261]>;
 117 def D6  : ARMReg< 6,  "d6", [S12, S13]>, DwarfRegNum<[262]>;
 118 def D7  : ARMReg< 7,  "d7", [S14, S15]>, DwarfRegNum<[263]>;
 119 def D8  : ARMReg< 8,  "d8", [S16, S17]>, DwarfRegNum<[264]>;
 120 def D9  : ARMReg< 9,  "d9", [S18, S19]>, DwarfRegNum<[265]>;
 121 def D10 : ARMReg<10, "d10", [S20, S21]>, DwarfRegNum<[266]>;
 122 def D11 : ARMReg<11, "d11", [S22, S23]>, DwarfRegNum<[267]>;
 123 def D12 : ARMReg<12, "d12", [S24, S25]>, DwarfRegNum<[268]>;
 124 def D13 : ARMReg<13, "d13", [S26, S27]>, DwarfRegNum<[269]>;
 125 def D14 : ARMReg<14, "d14", [S28, S29]>, DwarfRegNum<[270]>;
 126 def D15 : ARMReg<15, "d15", [S30, S31]>, DwarfRegNum<[271]>;
 127 }
 128
 129 // VFP3 defines 16 additional double registers
 130 def D16 : ARMFReg<16, "d16">, DwarfRegNum<[272]>;
 131 def D17 : ARMFReg<17, "d17">, DwarfRegNum<[273]>;
 132 def D18 : ARMFReg<18, "d18">, DwarfRegNum<[274]>;
 133 def D19 : ARMFReg<19, "d19">, DwarfRegNum<[275]>;
 134 def D20 : ARMFReg<20, "d20">, DwarfRegNum<[276]>;
 135 def D21 : ARMFReg<21, "d21">, DwarfRegNum<[277]>;
 136 def D22 : ARMFReg<22, "d22">, DwarfRegNum<[278]>;
 137 def D23 : ARMFReg<23, "d23">, DwarfRegNum<[279]>;
 138 def D24 : ARMFReg<24, "d24">, DwarfRegNum<[280]>;
 139 def D25 : ARMFReg<25, "d25">, DwarfRegNum<[281]>;
 140 def D26 : ARMFReg<26, "d26">, DwarfRegNum<[282]>;
 141 def D27 : ARMFReg<27, "d27">, DwarfRegNum<[283]>;
 142 def D28 : ARMFReg<28, "d28">, DwarfRegNum<[284]>;
 143 def D29 : ARMFReg<29, "d29">, DwarfRegNum<[285]>;
 144 def D30 : ARMFReg<30, "d30">, DwarfRegNum<[286]>;
 145 def D31 : ARMFReg<31, "d31">, DwarfRegNum<[287]>;
 146
 147 // Advanced SIMD (NEON) defines 16 quad-word aliases
 148 let SubRegIndices = [dsub_0, dsub_1] in {
 149 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 150 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 151 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 152 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 153 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 154 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 155 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 156 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 157 }
 158 let SubRegIndices = [dsub_0, dsub_1] in {
 159 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 160 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 161 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 162 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 163 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 164 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 165 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 166 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 167 }
 168
 169 // Current Program Status Register.
 170 // We model fpscr with two registers: FPSCR models the control bits and will be
 171 // reserved. FPSCR_NZCV models the flag bits and will be unreserved. APSR_NZCV
 172 // models the APSR when it's accessed by some special instructions. In such cases
 173 // it has the same encoding as PC.
 174 def CPSR       : ARMReg<0,  "cpsr">;
 175 def APSR       : ARMReg<1,  "apsr">;
 176 def APSR_NZCV  : ARMReg<15, "apsr_nzcv">;
 177 def SPSR       : ARMReg<2,  "spsr">;
 178 def FPSCR      : ARMReg<3,  "fpscr">;
 179 def FPSCR_NZCV : ARMReg<3,  "fpscr_nzcv"> {
 180   let Aliases = [FPSCR];
 181 }
 182 def ITSTATE    : ARMReg<4, "itstate">;
 183
 184 // Special Registers - only available in privileged mode.
 185 def FPSID   : ARMReg<0,  "fpsid">;
 186 def MVFR2   : ARMReg<5,  "mvfr2">;
 187 def MVFR1   : ARMReg<6,  "mvfr1">;
 188 def MVFR0   : ARMReg<7,  "mvfr0">;
 189 def FPEXC   : ARMReg<8,  "fpexc">;
 190 def FPINST  : ARMReg<9,  "fpinst">;
 191 def FPINST2 : ARMReg<10, "fpinst2">;
 192
 193 // Register classes.
 194 //
 195 // pc  == Program Counter
 196 // lr  == Link Register
 197 // sp  == Stack Pointer
 198 // r12 == ip (scratch)
 199 // r7  == Frame Pointer (thumb-style backtraces)
 200 // r9  == May be reserved as Thread Register
 201 // r11 == Frame Pointer (arm-style backtraces)
 202 // r10 == Stack Limit
 203 //
 204 def GPR : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12),
 205                                                SP, LR, PC)> {
 206   // Allocate LR as the first CSR since it is always saved anyway.
 207   // For Thumb1 mode, we don't want to allocate hi regs at all, as we don't
 208   // know how to spill them. If we make our prologue/epilogue code smarter at
 209   // some point, we can go back to using the above allocation orders for the
 210   // Thumb1 instructions that know how to use hi regs.
 211   let AltOrders = [(add LR, GPR), (trunc GPR, 8)];
 212   let AltOrderSelect = [{
 213       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 214   }];
 215   let DiagnosticString = "operand must be a register in range [r0, r15]";
 216 }
 217
 218 // GPRs without the PC.  Some ARM instructions do not allow the PC in
 219 // certain operand slots, particularly as the destination.  Primarily
 220 // useful for disassembly.
 221 def GPRnopc : RegisterClass<"ARM", [i32], 32, (sub GPR, PC)> {
 222   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 223   let AltOrderSelect = [{
 224       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 225   }];
 226   let DiagnosticString = "operand must be a register in range [r0, r14]";
 227 }
 228
 229 // GPRs without the PC but with APSR. Some instructions allow accessing the
 230 // APSR, while actually encoding PC in the register field. This is useful
 231 // for assembly and disassembly only.
 232 def GPRwithAPSR : RegisterClass<"ARM", [i32], 32, (add (sub GPR, PC), APSR_NZCV)> {
 233   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 234   let AltOrderSelect = [{
 235       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 236   }];
 237   let DiagnosticString = "operand must be a register in range [r0, r14] or apsr_nzcv";
 238 }
 239
 240 // GPRsp - Only the SP is legal. Used by Thumb1 instructions that want the
 241 // implied SP argument list.
 242 // FIXME: It would be better to not use this at all and refactor the
 243 // instructions to not have SP an an explicit argument. That makes
 244 // frame index resolution a bit trickier, though.
 245 def GPRsp : RegisterClass<"ARM", [i32], 32, (add SP)> {
 246   let DiagnosticString = "operand must be a register sp";
 247 }
 248
 249 // restricted GPR register class. Many Thumb2 instructions allow the full
 250 // register range for operands, but have undefined behaviours when PC
 251 // or SP (R13 or R15) are used. The ARM ISA refers to these operands
 252 // via the BadReg() pseudo-code description.
 253 def rGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, SP, PC)> {
 254   let AltOrders = [(add LR, rGPR), (trunc rGPR, 8)];
 255   let AltOrderSelect = [{
 256       return 1 + MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 257   }];
 258   let DiagnosticType = "rGPR";
 259 }
 260
 261 // Thumb registers are R0-R7 normally. Some instructions can still use
 262 // the general GPR register class above (MOV, e.g.)
 263 def tGPR : RegisterClass<"ARM", [i32], 32, (trunc GPR, 8)> {
 264   let DiagnosticString = "operand must be a register in range [r0, r7]";
 265 }
 266
 267 // Thumb registers R0-R7 and the PC. Some instructions like TBB or THH allow
 268 // the PC to be used as a destination operand as well.
 269 def tGPRwithpc : RegisterClass<"ARM", [i32], 32, (add tGPR, PC)>;
 270
 271 // The high registers in thumb mode, R8-R15.
 272 def hGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, tGPR)> {
 273   let DiagnosticString = "operand must be a register in range [r8, r15]";
 274 }
 275
 276 // For tail calls, we can't use callee-saved registers, as they are restored
 277 // to the saved value before the tail call, which would clobber a call address.
 278 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 279 // this class and the preceding one(!)  This is what we want.
 280 def tcGPR : RegisterClass<"ARM", [i32], 32, (add R0, R1, R2, R3, R12)> {
 281   let AltOrders = [(and tcGPR, tGPR)];
 282   let AltOrderSelect = [{
 283       return MF.getSubtarget<ARMSubtarget>().isThumb1Only();
 284   }];
 285 }
 286
 287 // Condition code registers.
 288 def CCR : RegisterClass<"ARM", [i32], 32, (add CPSR)> {
 289   let CopyCost = -1;  // Don't allow copying of status registers.
 290   let isAllocatable = 0;
 291 }
 292
 293 // Scalar single precision floating point register class..
 294 // FIXME: Allocation order changed to s0, s2, ... or s0, s4, ... as a quick hack
 295 // to avoid partial-write dependencies on D or Q (depending on platform)
 296 // registers (S registers are renamed as portions of D/Q registers).
 297 def SPR : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 31)> {
 298   let AltOrders = [(add (decimate SPR, 2), SPR),
 299                    (add (decimate SPR, 4),
 300                         (decimate SPR, 2),
 301                         (decimate (rotl SPR, 1), 4),
 302                         (decimate (rotl SPR, 1), 2))];
 303   let AltOrderSelect = [{
 304     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 305   }];
 306   let DiagnosticString = "operand must be a register in range [s0, s31]";
 307 }
 308
 309 def HPR : RegisterClass<"ARM", [f16], 32, (sequence "S%u", 0, 31)> {
 310   let AltOrders = [(add (decimate HPR, 2), SPR),
 311                    (add (decimate HPR, 4),
 312                         (decimate HPR, 2),
 313                         (decimate (rotl HPR, 1), 4),
 314                         (decimate (rotl HPR, 1), 2))];
 315   let AltOrderSelect = [{
 316     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 317   }];
 318   let DiagnosticString = "operand must be a register in range [s0, s31]";
 319 }
 320
 321 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 322 // operations
 323 def SPR_8 : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 15)> {
 324   let DiagnosticString = "operand must be a register in range [s0, s15]";
 325 }
 326
 327 // Scalar double precision floating point / generic 64-bit vector register
 328 // class.
 329 // ARM requires only word alignment for double. It's more performant if it
 330 // is double-word alignment though.
 331 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 332                         (sequence "D%u", 0, 31)> {
 333   // Allocate non-VFP2 registers D16-D31 first, and prefer even registers on
 334   // Darwin platforms.
 335   let AltOrders = [(rotl DPR, 16),
 336                    (add (decimate (rotl DPR, 16), 2), (rotl DPR, 16))];
 337   let AltOrderSelect = [{
 338     return 1 + MF.getSubtarget<ARMSubtarget>().useStride4VFPs();
 339   }];
 340   let DiagnosticType = "DPR";
 341 }
 342
 343 // Subset of DPR that are accessible with VFP2 (and so that also have
 344 // 32-bit SPR subregs).
 345 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 346                              (trunc DPR, 16)> {
 347   let DiagnosticString = "operand must be a register in range [d0, d15]";
 348 }
 349
 350 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 351 // operations
 352 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32, v4f16], 64,
 353                           (trunc DPR, 8)> {
 354   let DiagnosticString = "operand must be a register in range [d0, d7]";
 355 }
 356
 357 // Generic 128-bit vector register class.
 358 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64, v8f16], 128,
 359                         (sequence "Q%u", 0, 15)> {
 360   // Allocate non-VFP2 aliases Q8-Q15 first.
 361   let AltOrders = [(rotl QPR, 8)];
 362   let AltOrderSelect = [{ return 1; }];
 363   let DiagnosticString = "operand must be a register in range [q0, q15]";
 364 }
 365
 366 // Subset of QPR that have 32-bit SPR subregs.
 367 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 368                              128, (trunc QPR, 8)> {
 369   let DiagnosticString = "operand must be a register in range [q0, q7]";
 370 }
 371
 372 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 373 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 374                            128, (trunc QPR, 4)> {
 375   let DiagnosticString = "operand must be a register in range [q0, q3]";
 376 }
 377
 378 // Pseudo-registers representing odd-even pairs of D registers. The even-odd
 379 // pairs are already represented by the Q registers.
 380 // These are needed by NEON instructions requiring two consecutive D registers.
 381 // There is no D31_D0 register as that is always an UNPREDICTABLE encoding.
 382 def TuplesOE2D : RegisterTuples<[dsub_0, dsub_1],
 383                                 [(decimate (shl DPR, 1), 2),
 384                                  (decimate (shl DPR, 2), 2)]>;
 385
 386 // Register class representing a pair of consecutive D registers.
 387 // Use the Q registers for the even-odd pairs.
 388 def DPair : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 389                           128, (interleave QPR, TuplesOE2D)> {
 390   // Allocate starting at non-VFP2 registers D16-D31 first.
 391   // Prefer even-odd pairs as they are easier to copy.
 392   let AltOrders = [(add (rotl QPR, 8), (rotl DPair, 16))];
 393   let AltOrderSelect = [{ return 1; }];
 394 }
 395
 396 // Pseudo-registers representing even-odd pairs of GPRs from R1 to R13/SP.
 397 // These are needed by instructions (e.g. ldrexd/strexd) requiring even-odd GPRs.
 398 def Tuples2R : RegisterTuples<[gsub_0, gsub_1],
 399                               [(add R0, R2, R4, R6, R8, R10, R12),
 400                                (add R1, R3, R5, R7, R9, R11, SP)]>;
 401
 402 // Register class representing a pair of even-odd GPRs.
 403 def GPRPair : RegisterClass<"ARM", [untyped], 64, (add Tuples2R)> {
 404   let Size = 64; // 2 x 32 bits, we have no predefined type of that size.
 405 }
 406
 407 // Pseudo-registers representing 3 consecutive D registers.
 408 def Tuples3D : RegisterTuples<[dsub_0, dsub_1, dsub_2],
 409                               [(shl DPR, 0),
 410                                (shl DPR, 1),
 411                                (shl DPR, 2)]>;
 412
 413 // 3 consecutive D registers.
 414 def DTriple : RegisterClass<"ARM", [untyped], 64, (add Tuples3D)> {
 415   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 416 }
 417
 418 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 419 // never be present in the emitted code.
 420 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 421 def Tuples2Q : RegisterTuples<[qsub_0, qsub_1], [(shl QPR, 0), (shl QPR, 1)]>;
 422
 423 // Pseudo 256-bit vector register class to model pairs of Q registers
 424 // (4 consecutive D registers).
 425 def QQPR : RegisterClass<"ARM", [v4i64], 256, (add Tuples2Q)> {
 426   // Allocate non-VFP2 aliases first.
 427   let AltOrders = [(rotl QQPR, 8)];
 428   let AltOrderSelect = [{ return 1; }];
 429 }
 430
 431 // Tuples of 4 D regs that isn't also a pair of Q regs.
 432 def TuplesOE4D : RegisterTuples<[dsub_0, dsub_1, dsub_2, dsub_3],
 433                                 [(decimate (shl DPR, 1), 2),
 434                                  (decimate (shl DPR, 2), 2),
 435                                  (decimate (shl DPR, 3), 2),
 436                                  (decimate (shl DPR, 4), 2)]>;
 437
 438 // 4 consecutive D registers.
 439 def DQuad : RegisterClass<"ARM", [v4i64], 256,
 440                           (interleave Tuples2Q, TuplesOE4D)>;
 441
 442 // Pseudo 512-bit registers to represent four consecutive Q registers.
 443 def Tuples2QQ : RegisterTuples<[qqsub_0, qqsub_1],
 444                                [(shl QQPR, 0), (shl QQPR, 2)]>;
 445
 446 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 447 // (8 consecutive D registers).
 448 def QQQQPR : RegisterClass<"ARM", [v8i64], 256, (add Tuples2QQ)> {
 449   // Allocate non-VFP2 aliases first.
 450   let AltOrders = [(rotl QQQQPR, 8)];
 451   let AltOrderSelect = [{ return 1; }];
 452 }
 453
 454
 455 // Pseudo-registers representing 2-spaced consecutive D registers.
 456 def Tuples2DSpc : RegisterTuples<[dsub_0, dsub_2],
 457                                  [(shl DPR, 0),
 458                                   (shl DPR, 2)]>;
 459
 460 // Spaced pairs of D registers.
 461 def DPairSpc : RegisterClass<"ARM", [v2i64], 64, (add Tuples2DSpc)>;
 462
 463 def Tuples3DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4],
 464                                  [(shl DPR, 0),
 465                                   (shl DPR, 2),
 466                                   (shl DPR, 4)]>;
 467
 468 // Spaced triples of D registers.
 469 def DTripleSpc : RegisterClass<"ARM", [untyped], 64, (add Tuples3DSpc)> {
 470   let Size = 192; // 3 x 64 bits, we have no predefined type of that size.
 471 }
 472
 473 def Tuples4DSpc : RegisterTuples<[dsub_0, dsub_2, dsub_4, dsub_6],
 474                                  [(shl DPR, 0),
 475                                   (shl DPR, 2),
 476                                   (shl DPR, 4),
 477                                   (shl DPR, 6)]>;
 478
 479 // Spaced quads of D registers.
 480 def DQuadSpc : RegisterClass<"ARM", [v4i64], 64, (add Tuples3DSpc)>;