lib/Target/Mips/Mips64r6InstrInfo.td

   1 //=- Mips64r6InstrInfo.td - Mips64r6 Instruction Information -*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes Mips64r6 instructions.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 // Notes about removals/changes from MIPS32r6:
  14 // Reencoded: dclo, dclz
  15
  16 //===----------------------------------------------------------------------===//
  17 //
  18 // Instruction Encodings
  19 //
  20 //===----------------------------------------------------------------------===//
  21
  22 class DALIGN_ENC  : SPECIAL3_DALIGN_FM<OPCODE6_DALIGN>;
  23 class DAUI_ENC    : DAUI_FM;
  24 class DAHI_ENC    : REGIMM_FM<OPCODE5_DAHI>;
  25 class DATI_ENC    : REGIMM_FM<OPCODE5_DATI>;
  26 class DBITSWAP_ENC : SPECIAL3_2R_FM<OPCODE6_DBITSWAP>;
  27 class DCLO_R6_ENC : SPECIAL_2R_FM<OPCODE6_DCLO>;
  28 class DCLZ_R6_ENC : SPECIAL_2R_FM<OPCODE6_DCLZ>;
  29 class DDIV_ENC    : SPECIAL_3R_FM<0b00010, 0b011110>;
  30 class DDIVU_ENC   : SPECIAL_3R_FM<0b00010, 0b011111>;
  31 class DLSA_R6_ENC : SPECIAL_LSA_FM<OPCODE6_DLSA>;
  32 class DMOD_ENC    : SPECIAL_3R_FM<0b00011, 0b011110>;
  33 class DMODU_ENC   : SPECIAL_3R_FM<0b00011, 0b011111>;
  34 class DMUH_ENC    : SPECIAL_3R_FM<0b00011, 0b011100>;
  35 class DMUHU_ENC   : SPECIAL_3R_FM<0b00011, 0b011101>;
  36 class DMUL_R6_ENC : SPECIAL_3R_FM<0b00010, 0b011100>;
  37 class DMULU_ENC   : SPECIAL_3R_FM<0b00010, 0b011101>;
  38 class LDPC_ENC    : PCREL18_FM<OPCODE3_LDPC>;
  39 class LLD_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_LLD>;
  40 class SCD_R6_ENC : SPECIAL3_LL_SC_FM<OPCODE6_SCD>;
  41 class CRC32D_ENC  : SPECIAL3_2R_SZ_CRC<3,0>;
  42 class CRC32CD_ENC : SPECIAL3_2R_SZ_CRC<3,1>;
  43
  44 //===----------------------------------------------------------------------===//
  45 //
  46 // Instruction Descriptions
  47 //
  48 //===----------------------------------------------------------------------===//
  49
  50 class AHI_ATI_DESC_BASE<string instr_asm, RegisterOperand GPROpnd, InstrItinClass itin> {
  51   dag OutOperandList = (outs GPROpnd:$rs);
  52   dag InOperandList = (ins GPROpnd:$rt, uimm16_altrelaxed:$imm);
  53   string AsmString = !strconcat(instr_asm, "\t$rs, $rt, $imm");
  54   string Constraints = "$rs = $rt";
  55   InstrItinClass Itinerary = itin;
  56 }
  57
  58 class DALIGN_DESC  : ALIGN_DESC_BASE<"dalign", GPR64Opnd, uimm3, II_DALIGN>;
  59 class DAHI_DESC    : AHI_ATI_DESC_BASE<"dahi", GPR64Opnd, II_DAHI>;
  60 class DATI_DESC    : AHI_ATI_DESC_BASE<"dati", GPR64Opnd, II_DATI>;
  61 class DAUI_DESC    : AUI_DESC_BASE<"daui", GPR64Opnd, II_DAUI>;
  62 class DBITSWAP_DESC : BITSWAP_DESC_BASE<"dbitswap", GPR64Opnd, II_DBITSWAP>;
  63 class DCLO_R6_DESC : CLO_R6_DESC_BASE<"dclo", GPR64Opnd, II_DCLO>;
  64 class DCLZ_R6_DESC : CLZ_R6_DESC_BASE<"dclz", GPR64Opnd, II_DCLZ>;
  65 class DDIV_DESC    : DIVMOD_DESC_BASE<"ddiv", GPR64Opnd, II_DDIV, sdiv>;
  66 class DDIVU_DESC   : DIVMOD_DESC_BASE<"ddivu", GPR64Opnd, II_DDIVU, udiv>;
  67 class DLSA_R6_DESC : LSA_R6_DESC_BASE<"dlsa", GPR64Opnd, uimm2_plus1, II_DLSA>;
  68 class DMOD_DESC    : DIVMOD_DESC_BASE<"dmod", GPR64Opnd, II_DMOD, srem>;
  69 class DMODU_DESC   : DIVMOD_DESC_BASE<"dmodu", GPR64Opnd, II_DMODU, urem>;
  70 class DMUH_DESC    : MUL_R6_DESC_BASE<"dmuh", GPR64Opnd, II_DMUH, mulhs>;
  71 class DMUHU_DESC   : MUL_R6_DESC_BASE<"dmuhu", GPR64Opnd, II_DMUHU, mulhu>;
  72 class DMUL_R6_DESC : MUL_R6_DESC_BASE<"dmul", GPR64Opnd, II_DMUL, mul>;
  73 class DMULU_DESC   : MUL_R6_DESC_BASE<"dmulu", GPR64Opnd, II_DMUL>;
  74 class LDPC_DESC    : PCREL_DESC_BASE<"ldpc", GPR64Opnd, simm18_lsl3, II_LDPC>;
  75 class LLD_R6_DESC   : LL_R6_DESC_BASE<"lld", GPR64Opnd, mem_simmptr, II_LLD>;
  76 class SCD_R6_DESC   : SC_R6_DESC_BASE<"scd", GPR64Opnd, II_SCD>;
  77 class SELEQZ64_DESC : SELEQNE_Z_DESC_BASE<"seleqz", GPR64Opnd>;
  78 class SELNEZ64_DESC : SELEQNE_Z_DESC_BASE<"selnez", GPR64Opnd>;
  79
  80 class BGEC64_DESC : CMP_BC_DESC_BASE<"bgec", brtarget, GPR64Opnd>;
  81 class BGEUC64_DESC : CMP_BC_DESC_BASE<"bgeuc", brtarget, GPR64Opnd>;
  82 class BEQC64_DESC : CMP_BC_DESC_BASE<"beqc", brtarget, GPR64Opnd>;
  83 class BNEC64_DESC : CMP_BC_DESC_BASE<"bnec", brtarget, GPR64Opnd>;
  84 class BLTC64_DESC : CMP_BC_DESC_BASE<"bltc", brtarget, GPR64Opnd>;
  85 class BLTUC64_DESC : CMP_BC_DESC_BASE<"bltuc", brtarget, GPR64Opnd>;
  86 class BLTZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bltzc", brtarget, GPR64Opnd>;
  87 class BGEZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgezc", brtarget, GPR64Opnd>;
  88 class BLEZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"blezc", brtarget, GPR64Opnd>;
  89 class BGTZC64_DESC : CMP_CBR_RT_Z_DESC_BASE<"bgtzc", brtarget, GPR64Opnd>;
  90 class BEQZC64_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"beqzc", brtarget21, GPR64Opnd>;
  91 class BNEZC64_DESC : CMP_CBR_EQNE_Z_DESC_BASE<"bnezc", brtarget21, GPR64Opnd>;
  92
  93 class JIALC64_DESC : JMP_IDX_COMPACT_DESC_BASE<"jialc", calloffset16,
  94                                                GPR64Opnd, II_JIALC> {
  95   bit isCall = 1;
  96   list<Register> Defs = [RA];
  97 }
  98
  99 class JIC64_DESC : JMP_IDX_COMPACT_DESC_BASE<"jic", jmpoffset16, GPR64Opnd,
 100                                              II_JIC> {
 101   bit isBarrier = 1;
 102   bit isTerminator = 1;
 103   list<Register> Defs = [AT];
 104 }
 105
 106 class LL64_R6_DESC : LL_R6_DESC_BASE<"ll", GPR32Opnd, mem_simm9, II_LL>;
 107 class SC64_R6_DESC : SC_R6_DESC_BASE<"sc", GPR32Opnd, II_SC>;
 108
 109 class JR_HB64_R6_DESC : JR_HB_DESC_BASE<"jr.hb", GPR64Opnd> {
 110   bit isBranch = 1;
 111   bit isIndirectBranch = 1;
 112   bit hasDelaySlot = 1;
 113   bit isTerminator=1;
 114   bit isBarrier=1;
 115   bit isCTI = 1;
 116   InstrItinClass Itinerary = II_JR_HB;
 117 }
 118
 119 class CRC32D_DESC  : CRC_DESC_BASE<"crc32d", GPR32Opnd, II_CRC32D>;
 120 class CRC32CD_DESC : CRC_DESC_BASE<"crc32cd", GPR32Opnd, II_CRC32CD>;
 121
 122 //===----------------------------------------------------------------------===//
 123 //
 124 // Instruction Definitions
 125 //
 126 //===----------------------------------------------------------------------===//
 127
 128 let AdditionalPredicates = [NotInMicroMips] in {
 129   let DecoderMethod = "DecodeDAHIDATI" in {
 130     def DATI : DATI_ENC, DATI_DESC, ISA_MIPS64R6;
 131     def DAHI : DAHI_ENC, DAHI_DESC, ISA_MIPS64R6;
 132   }
 133   def DAUI : DAUI_ENC, DAUI_DESC, ISA_MIPS64R6;
 134   def DALIGN : DALIGN_ENC, DALIGN_DESC, ISA_MIPS64R6;
 135   def DBITSWAP : DBITSWAP_ENC, DBITSWAP_DESC, ISA_MIPS64R6;
 136   def DCLO_R6 : DCLO_R6_ENC, DCLO_R6_DESC, ISA_MIPS64R6;
 137   def DCLZ_R6 : DCLZ_R6_ENC, DCLZ_R6_DESC, ISA_MIPS64R6;
 138   def DDIV : DDIV_ENC, DDIV_DESC, ISA_MIPS64R6;
 139   def DDIVU : DDIVU_ENC, DDIVU_DESC, ISA_MIPS64R6;
 140   def DMOD : DMOD_ENC, DMOD_DESC, ISA_MIPS64R6;
 141   def DMODU : DMODU_ENC, DMODU_DESC, ISA_MIPS64R6;
 142   def DLSA_R6 : DLSA_R6_ENC, DLSA_R6_DESC, ISA_MIPS64R6;
 143   def DMUH: DMUH_ENC, DMUH_DESC, ISA_MIPS64R6;
 144   def DMUHU: DMUHU_ENC, DMUHU_DESC, ISA_MIPS64R6;
 145   def DMUL_R6: DMUL_R6_ENC, DMUL_R6_DESC, ISA_MIPS64R6;
 146   def DMULU: DMULU_ENC, DMULU_DESC, ISA_MIPS64R6;
 147   def LLD_R6 : LLD_R6_ENC, LLD_R6_DESC, ISA_MIPS64R6;
 148 }
 149 def LDPC: LDPC_ENC, LDPC_DESC, ISA_MIPS64R6;
 150 def SCD_R6 : SCD_R6_ENC, SCD_R6_DESC, ISA_MIPS32R6;
 151 let DecoderNamespace = "Mips32r6_64r6_GP64" in {
 152   def SELEQZ64 : SELEQZ_ENC, SELEQZ64_DESC, ISA_MIPS32R6, GPR_64;
 153   def SELNEZ64 : SELNEZ_ENC, SELNEZ64_DESC, ISA_MIPS32R6, GPR_64;
 154   def JR_HB64_R6 : JR_HB_R6_ENC, JR_HB64_R6_DESC, ISA_MIPS32R6;
 155 }
 156 let AdditionalPredicates = [NotInMicroMips],
 157     DecoderNamespace = "Mips32r6_64r6_PTR64" in {
 158   def LL64_R6 : LL_R6_ENC, LL64_R6_DESC, PTR_64, ISA_MIPS64R6;
 159   def SC64_R6 : SC_R6_ENC, SC64_R6_DESC, PTR_64, ISA_MIPS64R6;
 160 }
 161
 162 let DecoderNamespace = "Mips32r6_64r6_GP64" in {
 163 // Jump and Branch Instructions
 164 def JIALC64 : JIALC_ENC, JIALC64_DESC, ISA_MIPS64R6, GPR_64;
 165 def JIC64 : JIC_ENC, JIC64_DESC, ISA_MIPS64R6, GPR_64;
 166
 167 def BEQC64 : BEQC_ENC, BEQC64_DESC, ISA_MIPS64R6, GPR_64;
 168 def BEQZC64 : BEQZC_ENC, BEQZC64_DESC, ISA_MIPS64R6, GPR_64;
 169 def BGEC64 : BGEC_ENC, BGEC64_DESC, ISA_MIPS64R6, GPR_64;
 170 def BGEUC64 : BGEUC_ENC, BGEUC64_DESC, ISA_MIPS64R6, GPR_64;
 171 def BGTZC64 : BGTZC_ENC, BGTZC64_DESC, ISA_MIPS64R6, GPR_64;
 172 def BLEZC64 : BLEZC_ENC, BLEZC64_DESC, ISA_MIPS64R6, GPR_64;
 173 def BLTC64 : BLTC_ENC, BLTC64_DESC, ISA_MIPS64R6, GPR_64;
 174 def BLTUC64 : BLTUC_ENC, BLTUC64_DESC, ISA_MIPS64R6, GPR_64;
 175 def BNEC64 : BNEC_ENC, BNEC64_DESC, ISA_MIPS64R6, GPR_64;
 176 def BNEZC64 : BNEZC_ENC, BNEZC64_DESC, ISA_MIPS64R6, GPR_64;
 177 }
 178 let DecoderNamespace = "Mips32r6_64r6_BranchZero" in {
 179 def BLTZC64 : BLTZC_ENC, BLTZC64_DESC, ISA_MIPS64R6, GPR_64;
 180 def BGEZC64 : BGEZC_ENC, BGEZC64_DESC, ISA_MIPS64R6, GPR_64;
 181 }
 182 let AdditionalPredicates = [NotInMicroMips] in {
 183   def CRC32D : R6MMR6Rel, CRC32D_ENC, CRC32D_DESC, ISA_MIPS64R6, ASE_CRC;
 184   def CRC32CD : R6MMR6Rel, CRC32CD_ENC, CRC32CD_DESC, ISA_MIPS64R6, ASE_CRC;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //
 189 // Instruction Aliases
 190 //
 191 //===----------------------------------------------------------------------===//
 192
 193 def : MipsInstAlias<"jr $rs", (JALR64 ZERO_64, GPR64Opnd:$rs), 1>, ISA_MIPS64R6;
 194
 195 def : MipsInstAlias<"jrc $rs", (JIC64 GPR64Opnd:$rs, 0), 1>, ISA_MIPS64R6;
 196
 197 def : MipsInstAlias<"jalrc $rs", (JIALC64 GPR64Opnd:$rs, 0), 1>, ISA_MIPS64R6;
 198 //===----------------------------------------------------------------------===//
 199 //
 200 // Patterns and Pseudo Instructions
 201 //
 202 //===----------------------------------------------------------------------===//
 203
 204 // i64 selects
 205 def : MipsPat<(select i64:$cond, i64:$t, i64:$f),
 206               (OR64 (SELNEZ64 i64:$t, i64:$cond),
 207                     (SELEQZ64 i64:$f, i64:$cond))>,
 208               ISA_MIPS64R6;
 209 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), i64:$t, i64:$f),
 210               (OR64 (SELEQZ64 i64:$t, i64:$cond),
 211                     (SELNEZ64 i64:$f, i64:$cond))>,
 212               ISA_MIPS64R6;
 213 def : MipsPat<(select (i32 (setne i64:$cond, immz)), i64:$t, i64:$f),
 214               (OR64 (SELNEZ64 i64:$t, i64:$cond),
 215                     (SELEQZ64 i64:$f, i64:$cond))>,
 216               ISA_MIPS64R6;
 217 def : MipsPat<(select (i32 (seteq i64:$cond, immZExt16_64:$imm)), i64:$t, i64:$f),
 218               (OR64 (SELEQZ64 i64:$t, (XORi64 i64:$cond, immZExt16_64:$imm)),
 219                     (SELNEZ64 i64:$f, (XORi64 i64:$cond, immZExt16_64:$imm)))>,
 220               ISA_MIPS64R6;
 221 def : MipsPat<(select (i32 (setne i64:$cond, immZExt16_64:$imm)), i64:$t, i64:$f),
 222               (OR64 (SELNEZ64 i64:$t, (XORi64 i64:$cond, immZExt16_64:$imm)),
 223                     (SELEQZ64 i64:$f, (XORi64 i64:$cond, immZExt16_64:$imm)))>,
 224               ISA_MIPS64R6;
 225 def : MipsPat<
 226   (select (i32 (setgt i64:$cond, immSExt16Plus1:$imm)), i64:$t, i64:$f),
 227   (OR64 (SELEQZ64 i64:$t,
 228                   (SUBREG_TO_REG (i64 0), (SLTi64 i64:$cond, (Plus1 imm:$imm)),
 229                                  sub_32)),
 230         (SELNEZ64 i64:$f,
 231                   (SUBREG_TO_REG (i64 0), (SLTi64 i64:$cond, (Plus1 imm:$imm)),
 232                                  sub_32)))>,
 233   ISA_MIPS64R6;
 234 def : MipsPat<
 235   (select (i32 (setugt i64:$cond, immSExt16Plus1:$imm)), i64:$t, i64:$f),
 236   (OR64 (SELEQZ64 i64:$t,
 237                   (SUBREG_TO_REG (i64 0), (SLTiu64 i64:$cond, (Plus1 imm:$imm)),
 238                                  sub_32)),
 239         (SELNEZ64 i64:$f,
 240                   (SUBREG_TO_REG (i64 0), (SLTiu64 i64:$cond, (Plus1 imm:$imm)),
 241                                  sub_32)))>,
 242   ISA_MIPS64R6;
 243
 244 def : MipsPat<(select (i32 (setne i64:$cond, immz)), i64:$t, immz),
 245               (SELNEZ64 i64:$t, i64:$cond)>, ISA_MIPS64R6;
 246 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), i64:$t, immz),
 247               (SELEQZ64 i64:$t, i64:$cond)>, ISA_MIPS64R6;
 248 def : MipsPat<(select (i32 (setne i64:$cond, immz)), immz, i64:$f),
 249               (SELEQZ64 i64:$f, i64:$cond)>, ISA_MIPS64R6;
 250 def : MipsPat<(select (i32 (seteq i64:$cond, immz)), immz, i64:$f),
 251               (SELNEZ64 i64:$f, i64:$cond)>, ISA_MIPS64R6;
 252
 253 // i64 selects from an i32 comparison
 254 // One complicating factor here is that bits 32-63 of an i32 are undefined.
 255 // FIXME: Ideally, setcc would always produce an i64 on MIPS64 targets.
 256 //        This would allow us to remove the sign-extensions here.
 257 def : MipsPat<(select i32:$cond, i64:$t, i64:$f),
 258               (OR64 (SELNEZ64 i64:$t, (SLL64_32 i32:$cond)),
 259                     (SELEQZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 260               ISA_MIPS64R6;
 261 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), i64:$t, i64:$f),
 262               (OR64 (SELEQZ64 i64:$t, (SLL64_32 i32:$cond)),
 263                     (SELNEZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 264               ISA_MIPS64R6;
 265 def : MipsPat<(select (i32 (setne i32:$cond, immz)), i64:$t, i64:$f),
 266               (OR64 (SELNEZ64 i64:$t, (SLL64_32 i32:$cond)),
 267                     (SELEQZ64 i64:$f, (SLL64_32 i32:$cond)))>,
 268               ISA_MIPS64R6;
 269 def : MipsPat<(select (i32 (seteq i32:$cond, immZExt16:$imm)), i64:$t, i64:$f),
 270               (OR64 (SELEQZ64 i64:$t, (SLL64_32 (XORi i32:$cond,
 271                                                       immZExt16:$imm))),
 272                     (SELNEZ64 i64:$f, (SLL64_32 (XORi i32:$cond,
 273                                                       immZExt16:$imm))))>,
 274               ISA_MIPS64R6;
 275 def : MipsPat<(select (i32 (setne i32:$cond, immZExt16:$imm)), i64:$t, i64:$f),
 276               (OR64 (SELNEZ64 i64:$t, (SLL64_32 (XORi i32:$cond,
 277                                                       immZExt16:$imm))),
 278                     (SELEQZ64 i64:$f, (SLL64_32 (XORi i32:$cond,
 279                                                       immZExt16:$imm))))>,
 280               ISA_MIPS64R6;
 281
 282 def : MipsPat<(select i32:$cond, i64:$t, immz),
 283               (SELNEZ64 i64:$t, (SLL64_32 i32:$cond))>,
 284               ISA_MIPS64R6;
 285 def : MipsPat<(select (i32 (setne i32:$cond, immz)), i64:$t, immz),
 286               (SELNEZ64 i64:$t, (SLL64_32 i32:$cond))>,
 287               ISA_MIPS64R6;
 288 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), i64:$t, immz),
 289               (SELEQZ64 i64:$t, (SLL64_32 i32:$cond))>,
 290               ISA_MIPS64R6;
 291 def : MipsPat<(select i32:$cond, immz, i64:$f),
 292               (SELEQZ64 i64:$f, (SLL64_32 i32:$cond))>,
 293               ISA_MIPS64R6;
 294 def : MipsPat<(select (i32 (setne i32:$cond, immz)), immz, i64:$f),
 295               (SELEQZ64 i64:$f, (SLL64_32 i32:$cond))>,
 296               ISA_MIPS64R6;
 297 def : MipsPat<(select (i32 (seteq i32:$cond, immz)), immz, i64:$f),
 298               (SELNEZ64 i64:$f, (SLL64_32 i32:$cond))>,
 299               ISA_MIPS64R6;
 300
 301 // Patterns used for matching away redundant sign extensions.
 302 // MIPS32 arithmetic instructions sign extend their result implicitly.
 303 def : MipsPat<(i64 (sext (i32 (mul GPR32:$src, GPR32:$src2)))),
 304               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 305               (MUL_R6 GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS64R6;
 306 def : MipsPat<(i64 (sext (i32 (sdiv GPR32:$src, GPR32:$src2)))),
 307               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 308               (DIV GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS64R6;
 309 def : MipsPat<(i64 (sext (i32 (udiv GPR32:$src, GPR32:$src2)))),
 310               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 311               (DIVU GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS64R6;
 312 def : MipsPat<(i64 (sext (i32 (srem GPR32:$src, GPR32:$src2)))),
 313               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 314               (MOD GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS64R6;
 315 def : MipsPat<(i64 (sext (i32 (urem GPR32:$src, GPR32:$src2)))),
 316               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
 317               (MODU GPR32:$src, GPR32:$src2), sub_32)>, ISA_MIPS64R6;
 318
 319 // Pseudo instructions
 320
 321 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 322                             NoIndirectJumpGuards] in {
 323   def TAILCALL64R6REG : TailCallRegR6<JALR64, ZERO_64, GPR64Opnd>, ISA_MIPS64R6;
 324   def PseudoIndirectBranch64R6 : PseudoIndirectBranchBaseR6<JALR64, ZERO_64,
 325                                                             GPR64Opnd>,
 326                                  ISA_MIPS64R6;
 327 }
 328
 329 let AdditionalPredicates = [NotInMips16Mode, NotInMicroMips,
 330                             UseIndirectJumpsHazard] in {
 331   def TAILCALLHB64R6REG : TailCallReg<JR_HB64_R6, GPR64Opnd>,
 332                           ISA_MIPS64R6;
 333   def PseudoIndrectHazardBranch64R6 : PseudoIndirectBranchBase<JR_HB64_R6,
 334                                                                  GPR64Opnd>,
 335                                       ISA_MIPS64R6;
 336 }