lib/Target/Mips/MipsRegisterInfo.td

   1 //===-- MipsRegisterInfo.td - Mips Register defs -----------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 //===----------------------------------------------------------------------===//
  10 //  Declarations that describe the MIPS register file
  11 //===----------------------------------------------------------------------===//
  12 let Namespace = "Mips" in {
  13 def sub_32     : SubRegIndex<32>;
  14 def sub_64     : SubRegIndex<64>;
  15 def sub_lo     : SubRegIndex<32>;
  16 def sub_hi     : SubRegIndex<32, 32>;
  17 def sub_dsp16_19 : SubRegIndex<4, 16>;
  18 def sub_dsp20    : SubRegIndex<1, 20>;
  19 def sub_dsp21    : SubRegIndex<1, 21>;
  20 def sub_dsp22    : SubRegIndex<1, 22>;
  21 def sub_dsp23    : SubRegIndex<1, 23>;
  22 }
  23
  24 class Unallocatable {
  25   bit isAllocatable = 0;
  26 }
  27
  28 // We have banks of 32 registers each.
  29 class MipsReg<bits<16> Enc, string n> : Register<n> {
  30   let HWEncoding = Enc;
  31   let Namespace = "Mips";
  32 }
  33
  34 class MipsRegWithSubRegs<bits<16> Enc, string n, list<Register> subregs>
  35   : RegisterWithSubRegs<n, subregs> {
  36   let HWEncoding = Enc;
  37   let Namespace = "Mips";
  38 }
  39
  40 // Mips CPU Registers.
  41 class MipsGPRReg<bits<16> Enc, string n> : MipsReg<Enc, n>;
  42
  43 // Mips 64-bit CPU Registers
  44 class Mips64GPRReg<bits<16> Enc, string n, list<Register> subregs>
  45   : MipsRegWithSubRegs<Enc, n, subregs> {
  46   let SubRegIndices = [sub_32];
  47 }
  48
  49 // Mips 32-bit FPU Registers
  50 class FPR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  51
  52 // Mips 64-bit (aliased) FPU Registers
  53 class AFPR<bits<16> Enc, string n, list<Register> subregs>
  54   : MipsRegWithSubRegs<Enc, n, subregs> {
  55   let SubRegIndices = [sub_lo, sub_hi];
  56   let CoveredBySubRegs = 1;
  57 }
  58
  59 class AFPR64<bits<16> Enc, string n, list<Register> subregs>
  60   : MipsRegWithSubRegs<Enc, n, subregs> {
  61   let SubRegIndices = [sub_lo, sub_hi];
  62   let CoveredBySubRegs = 1;
  63 }
  64
  65 // Mips 128-bit (aliased) MSA Registers
  66 class AFPR128<bits<16> Enc, string n, list<Register> subregs>
  67   : MipsRegWithSubRegs<Enc, n, subregs> {
  68   let SubRegIndices = [sub_64];
  69 }
  70
  71 // Accumulator Registers
  72 class ACCReg<bits<16> Enc, string n, list<Register> subregs>
  73   : MipsRegWithSubRegs<Enc, n, subregs> {
  74   let SubRegIndices = [sub_lo, sub_hi];
  75   let CoveredBySubRegs = 1;
  76 }
  77
  78 // Mips Hardware Registers
  79 class HWR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  80
  81 //===----------------------------------------------------------------------===//
  82 //  Registers
  83 //===----------------------------------------------------------------------===//
  84
  85 let Namespace = "Mips" in {
  86   // General Purpose Registers
  87   def ZERO : MipsGPRReg< 0, "zero">, DwarfRegNum<[0]>;
  88   def AT   : MipsGPRReg< 1, "1">,    DwarfRegNum<[1]>;
  89   def V0   : MipsGPRReg< 2, "2">,    DwarfRegNum<[2]>;
  90   def V1   : MipsGPRReg< 3, "3">,    DwarfRegNum<[3]>;
  91   def A0   : MipsGPRReg< 4, "4">,    DwarfRegNum<[4]>;
  92   def A1   : MipsGPRReg< 5, "5">,    DwarfRegNum<[5]>;
  93   def A2   : MipsGPRReg< 6, "6">,    DwarfRegNum<[6]>;
  94   def A3   : MipsGPRReg< 7, "7">,    DwarfRegNum<[7]>;
  95   def T0   : MipsGPRReg< 8, "8">,    DwarfRegNum<[8]>;
  96   def T1   : MipsGPRReg< 9, "9">,    DwarfRegNum<[9]>;
  97   def T2   : MipsGPRReg< 10, "10">,  DwarfRegNum<[10]>;
  98   def T3   : MipsGPRReg< 11, "11">,  DwarfRegNum<[11]>;
  99   def T4   : MipsGPRReg< 12, "12">,  DwarfRegNum<[12]>;
 100   def T5   : MipsGPRReg< 13, "13">,  DwarfRegNum<[13]>;
 101   def T6   : MipsGPRReg< 14, "14">,  DwarfRegNum<[14]>;
 102   def T7   : MipsGPRReg< 15, "15">,  DwarfRegNum<[15]>;
 103   def S0   : MipsGPRReg< 16, "16">,  DwarfRegNum<[16]>;
 104   def S1   : MipsGPRReg< 17, "17">,  DwarfRegNum<[17]>;
 105   def S2   : MipsGPRReg< 18, "18">,  DwarfRegNum<[18]>;
 106   def S3   : MipsGPRReg< 19, "19">,  DwarfRegNum<[19]>;
 107   def S4   : MipsGPRReg< 20, "20">,  DwarfRegNum<[20]>;
 108   def S5   : MipsGPRReg< 21, "21">,  DwarfRegNum<[21]>;
 109   def S6   : MipsGPRReg< 22, "22">,  DwarfRegNum<[22]>;
 110   def S7   : MipsGPRReg< 23, "23">,  DwarfRegNum<[23]>;
 111   def T8   : MipsGPRReg< 24, "24">,  DwarfRegNum<[24]>;
 112   def T9   : MipsGPRReg< 25, "25">,  DwarfRegNum<[25]>;
 113   def K0   : MipsGPRReg< 26, "26">,  DwarfRegNum<[26]>;
 114   def K1   : MipsGPRReg< 27, "27">,  DwarfRegNum<[27]>;
 115   def GP   : MipsGPRReg< 28, "gp">,  DwarfRegNum<[28]>;
 116   def SP   : MipsGPRReg< 29, "sp">,  DwarfRegNum<[29]>;
 117   def FP   : MipsGPRReg< 30, "fp">,  DwarfRegNum<[30]>;
 118   def RA   : MipsGPRReg< 31, "ra">,  DwarfRegNum<[31]>;
 119
 120   // General Purpose 64-bit Registers
 121   def ZERO_64 : Mips64GPRReg< 0, "zero", [ZERO]>, DwarfRegNum<[0]>;
 122   def AT_64   : Mips64GPRReg< 1, "1",    [AT]>, DwarfRegNum<[1]>;
 123   def V0_64   : Mips64GPRReg< 2, "2",    [V0]>, DwarfRegNum<[2]>;
 124   def V1_64   : Mips64GPRReg< 3, "3",    [V1]>, DwarfRegNum<[3]>;
 125   def A0_64   : Mips64GPRReg< 4, "4",    [A0]>, DwarfRegNum<[4]>;
 126   def A1_64   : Mips64GPRReg< 5, "5",    [A1]>, DwarfRegNum<[5]>;
 127   def A2_64   : Mips64GPRReg< 6, "6",    [A2]>, DwarfRegNum<[6]>;
 128   def A3_64   : Mips64GPRReg< 7, "7",    [A3]>, DwarfRegNum<[7]>;
 129   def T0_64   : Mips64GPRReg< 8, "8",    [T0]>, DwarfRegNum<[8]>;
 130   def T1_64   : Mips64GPRReg< 9, "9",    [T1]>, DwarfRegNum<[9]>;
 131   def T2_64   : Mips64GPRReg< 10, "10",  [T2]>, DwarfRegNum<[10]>;
 132   def T3_64   : Mips64GPRReg< 11, "11",  [T3]>, DwarfRegNum<[11]>;
 133   def T4_64   : Mips64GPRReg< 12, "12",  [T4]>, DwarfRegNum<[12]>;
 134   def T5_64   : Mips64GPRReg< 13, "13",  [T5]>, DwarfRegNum<[13]>;
 135   def T6_64   : Mips64GPRReg< 14, "14",  [T6]>, DwarfRegNum<[14]>;
 136   def T7_64   : Mips64GPRReg< 15, "15",  [T7]>, DwarfRegNum<[15]>;
 137   def S0_64   : Mips64GPRReg< 16, "16",  [S0]>, DwarfRegNum<[16]>;
 138   def S1_64   : Mips64GPRReg< 17, "17",  [S1]>, DwarfRegNum<[17]>;
 139   def S2_64   : Mips64GPRReg< 18, "18",  [S2]>, DwarfRegNum<[18]>;
 140   def S3_64   : Mips64GPRReg< 19, "19",  [S3]>, DwarfRegNum<[19]>;
 141   def S4_64   : Mips64GPRReg< 20, "20",  [S4]>, DwarfRegNum<[20]>;
 142   def S5_64   : Mips64GPRReg< 21, "21",  [S5]>, DwarfRegNum<[21]>;
 143   def S6_64   : Mips64GPRReg< 22, "22",  [S6]>, DwarfRegNum<[22]>;
 144   def S7_64   : Mips64GPRReg< 23, "23",  [S7]>, DwarfRegNum<[23]>;
 145   def T8_64   : Mips64GPRReg< 24, "24",  [T8]>, DwarfRegNum<[24]>;
 146   def T9_64   : Mips64GPRReg< 25, "25",  [T9]>, DwarfRegNum<[25]>;
 147   def K0_64   : Mips64GPRReg< 26, "26",  [K0]>, DwarfRegNum<[26]>;
 148   def K1_64   : Mips64GPRReg< 27, "27",  [K1]>, DwarfRegNum<[27]>;
 149   def GP_64   : Mips64GPRReg< 28, "gp",  [GP]>, DwarfRegNum<[28]>;
 150   def SP_64   : Mips64GPRReg< 29, "sp",  [SP]>, DwarfRegNum<[29]>;
 151   def FP_64   : Mips64GPRReg< 30, "fp",  [FP]>, DwarfRegNum<[30]>;
 152   def RA_64   : Mips64GPRReg< 31, "ra",  [RA]>, DwarfRegNum<[31]>;
 153
 154   /// Mips Single point precision FPU Registers
 155   foreach I = 0-31 in
 156   def F#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 157
 158   // Higher half of 64-bit FP registers.
 159   foreach I = 0-31 in
 160   def F_HI#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 161
 162   /// Mips Double point precision FPU Registers (aliased
 163   /// with the single precision to hold 64 bit values)
 164   foreach I = 0-15 in
 165   def D#I : AFPR<!shl(I, 1), "f"#!shl(I, 1),
 166                  [!cast<FPR>("F"#!shl(I, 1)),
 167                   !cast<FPR>("F"#!add(!shl(I, 1), 1))]>;
 168
 169   /// Mips Double point precision FPU Registers in MFP64 mode.
 170   foreach I = 0-31 in
 171   def D#I#_64 : AFPR64<I, "f"#I, [!cast<FPR>("F"#I), !cast<FPR>("F_HI"#I)]>,
 172                 DwarfRegNum<[!add(I, 32)]>;
 173
 174   /// Mips MSA registers
 175   /// MSA and FPU cannot both be present unless the FPU has 64-bit registers
 176   foreach I = 0-31 in
 177   def W#I : AFPR128<I, "w"#I, [!cast<AFPR64>("D"#I#"_64")]>,
 178             DwarfRegNum<[!add(I, 32)]>;
 179
 180   // Hi/Lo registers
 181   def HI0 : MipsReg<0, "ac0">, DwarfRegNum<[64]>;
 182   def HI1 : MipsReg<1, "ac1">, DwarfRegNum<[176]>;
 183   def HI2 : MipsReg<2, "ac2">, DwarfRegNum<[178]>;
 184   def HI3 : MipsReg<3, "ac3">, DwarfRegNum<[180]>;
 185   def LO0 : MipsReg<0, "ac0">, DwarfRegNum<[65]>;
 186   def LO1 : MipsReg<1, "ac1">, DwarfRegNum<[177]>;
 187   def LO2 : MipsReg<2, "ac2">, DwarfRegNum<[179]>;
 188   def LO3 : MipsReg<3, "ac3">, DwarfRegNum<[181]>;
 189
 190   let SubRegIndices = [sub_32] in {
 191   def HI0_64  : RegisterWithSubRegs<"hi", [HI0]>;
 192   def LO0_64  : RegisterWithSubRegs<"lo", [LO0]>;
 193   }
 194
 195   // FP control registers.
 196   foreach I = 0-31 in
 197   def FCR#I : MipsReg<#I, ""#I>;
 198
 199   // FP condition code registers.
 200   foreach I = 0-7 in
 201   def FCC#I : MipsReg<#I, "fcc"#I>;
 202
 203   // COP0 registers.
 204   foreach I = 0-31 in
 205   def COP0#I : MipsReg<#I, ""#I>;
 206
 207   // COP2 registers.
 208   foreach I = 0-31 in
 209   def COP2#I : MipsReg<#I, ""#I>;
 210
 211   // COP3 registers.
 212   foreach I = 0-31 in
 213   def COP3#I : MipsReg<#I, ""#I>;
 214
 215   // PC register
 216   def PC : Register<"pc">;
 217
 218   // Hardware registers
 219   def HWR0 : MipsReg<0, "hwr_cpunum">;
 220   def HWR1 : MipsReg<1, "hwr_synci_step">;
 221   def HWR2 : MipsReg<2, "hwr_cc">;
 222   def HWR3 : MipsReg<3, "hwr_ccres">;
 223
 224   foreach I = 4-31 in
 225   def HWR#I : MipsReg<#I, ""#I>;
 226
 227   // Accum registers
 228   foreach I = 0-3 in
 229   def AC#I : ACCReg<#I, "ac"#I,
 230                     [!cast<Register>("LO"#I), !cast<Register>("HI"#I)]>;
 231
 232   def AC0_64 : ACCReg<0, "ac0", [LO0_64, HI0_64]>;
 233
 234   // DSP-ASE control register fields.
 235   def DSPPos : Register<"">;
 236   def DSPSCount : Register<"">;
 237   def DSPCarry : Register<"">;
 238   def DSPEFI : Register<"">;
 239   def DSPOutFlag16_19 : Register<"">;
 240   def DSPOutFlag20 : Register<"">;
 241   def DSPOutFlag21 : Register<"">;
 242   def DSPOutFlag22 : Register<"">;
 243   def DSPOutFlag23 : Register<"">;
 244   def DSPCCond : Register<"">;
 245
 246   let SubRegIndices = [sub_dsp16_19, sub_dsp20, sub_dsp21, sub_dsp22,
 247                        sub_dsp23] in
 248   def DSPOutFlag : RegisterWithSubRegs<"", [DSPOutFlag16_19, DSPOutFlag20,
 249                                             DSPOutFlag21, DSPOutFlag22,
 250                                             DSPOutFlag23]>;
 251
 252   // MSA-ASE control registers.
 253   def MSAIR      : MipsReg<0, "0">;
 254   def MSACSR     : MipsReg<1, "1">;
 255   def MSAAccess  : MipsReg<2, "2">;
 256   def MSASave    : MipsReg<3, "3">;
 257   def MSAModify  : MipsReg<4, "4">;
 258   def MSARequest : MipsReg<5, "5">;
 259   def MSAMap     : MipsReg<6, "6">;
 260   def MSAUnmap   : MipsReg<7, "7">;
 261
 262   // Octeon multiplier and product registers
 263   def MPL0 : MipsReg<0, "mpl0">;
 264   def MPL1 : MipsReg<1, "mpl1">;
 265   def MPL2 : MipsReg<2, "mpl2">;
 266   def P0 : MipsReg<0, "p0">;
 267   def P1 : MipsReg<1, "p1">;
 268   def P2 : MipsReg<2, "p2">;
 269
 270 }
 271
 272 //===----------------------------------------------------------------------===//
 273 // Register Classes
 274 //===----------------------------------------------------------------------===//
 275
 276 class GPR32Class<list<ValueType> regTypes> :
 277   RegisterClass<"Mips", regTypes, 32, (add
 278   // Reserved
 279   ZERO, AT,
 280   // Return Values and Arguments
 281   V0, V1, A0, A1, A2, A3,
 282   // Not preserved across procedure calls
 283   T0, T1, T2, T3, T4, T5, T6, T7,
 284   // Callee save
 285   S0, S1, S2, S3, S4, S5, S6, S7,
 286   // Not preserved across procedure calls
 287   T8, T9,
 288   // Reserved
 289   K0, K1, GP, SP, FP, RA)>;
 290
 291 def GPR32 : GPR32Class<[i32]>;
 292
 293 def GPR32ZERO : RegisterClass<"Mips", [i32], 32, (add
 294   // Reserved
 295   ZERO)>;
 296
 297 def GPR32NONZERO : RegisterClass<"Mips", [i32], 32, (add
 298   // Reserved
 299   AT,
 300   // Return Values and Arguments
 301   V0, V1, A0, A1, A2, A3,
 302   // Not preserved across procedure calls
 303   T0, T1, T2, T3, T4, T5, T6, T7,
 304   // Callee save
 305   S0, S1, S2, S3, S4, S5, S6, S7,
 306   // Not preserved across procedure calls
 307   T8, T9,
 308   // Reserved
 309   K0, K1, GP, SP, FP, RA)>;
 310
 311 def DSPR  : GPR32Class<[v4i8, v2i16]>;
 312
 313 def GPRMM16 : RegisterClass<"Mips", [i32], 32, (add
 314   // Callee save
 315   S0, S1,
 316   // Return Values and Arguments
 317   V0, V1, A0, A1, A2, A3)>;
 318
 319 def GPRMM16Zero : RegisterClass<"Mips", [i32], 32, (add
 320   // Reserved
 321   ZERO,
 322   // Callee save
 323   S1,
 324   // Return Values and Arguments
 325   V0, V1, A0, A1, A2, A3)>;
 326
 327 def GPRMM16MoveP : RegisterClass<"Mips", [i32], 32, (add
 328   // Reserved
 329   ZERO,
 330   // Callee save
 331   S1,
 332   // Return Values and Arguments
 333   V0, V1,
 334   // Callee save
 335   S0, S2, S3, S4)>;
 336
 337 def GPRMM16MovePPairFirst : RegisterClass<"Mips", [i32], 32, (add
 338   // Arguments
 339   A0, A1, A2)>;
 340
 341 def GPRMM16MovePPairSecond : RegisterClass<"Mips", [i32], 32, (add
 342   // Arguments
 343   A1, A2, A3,
 344   // Callee save
 345   S5, S6)>;
 346
 347 def GPR64 : RegisterClass<"Mips", [i64], 64, (add
 348   // Reserved
 349   ZERO_64, AT_64,
 350   // Return Values and Arguments
 351   V0_64, V1_64, A0_64, A1_64, A2_64, A3_64,
 352   // Not preserved across procedure calls
 353   T0_64, T1_64, T2_64, T3_64, T4_64, T5_64, T6_64, T7_64,
 354   // Callee save
 355   S0_64, S1_64, S2_64, S3_64, S4_64, S5_64, S6_64, S7_64,
 356   // Not preserved across procedure calls
 357   T8_64, T9_64,
 358   // Reserved
 359   K0_64, K1_64, GP_64, SP_64, FP_64, RA_64)>;
 360
 361 def CPU16Regs : RegisterClass<"Mips", [i32], 32, (add
 362   // Return Values and Arguments
 363   V0, V1, A0, A1, A2, A3,
 364   // Callee save
 365   S0, S1)>;
 366
 367 def CPU16RegsPlusSP : RegisterClass<"Mips", [i32], 32, (add
 368   // Return Values and Arguments
 369   V0, V1, A0, A1, A2, A3,
 370   // Callee save
 371   S0, S1,
 372   SP)>;
 373
 374 def CPURAReg : RegisterClass<"Mips", [i32], 32, (add RA)>, Unallocatable;
 375
 376 def CPUSPReg : RegisterClass<"Mips", [i32], 32, (add SP)>, Unallocatable;
 377
 378 // 64bit fp:
 379 // * FGR64  - 32 64-bit registers
 380 // * AFGR64 - 16 32-bit even registers (32-bit FP Mode)
 381 //
 382 // 32bit fp:
 383 // * FGR32 - 16 32-bit even registers
 384 // * FGR32 - 32 32-bit registers (single float only mode)
 385 def FGR32 : RegisterClass<"Mips", [f32], 32, (sequence "F%u", 0, 31)>;
 386
 387 def FGRH32 : RegisterClass<"Mips", [f32], 32, (sequence "F_HI%u", 0, 31)>,
 388              Unallocatable;
 389
 390 def AFGR64 : RegisterClass<"Mips", [f64], 64, (add
 391   // Return Values and Arguments
 392   D0, D1,
 393   // Not preserved across procedure calls
 394   D2, D3, D4, D5,
 395   // Return Values and Arguments
 396   D6, D7,
 397   // Not preserved across procedure calls
 398   D8, D9,
 399   // Callee save
 400   D10, D11, D12, D13, D14, D15)>;
 401
 402 def FGR64 : RegisterClass<"Mips", [f64], 64, (sequence "D%u_64", 0, 31)>;
 403
 404 // Used to reserve odd registers when given -mattr=+nooddspreg
 405 // FIXME: Remove double precision registers from this set.
 406 def OddSP : RegisterClass<"Mips", [f32], 32,
 407                           (add (decimate (sequence "F%u", 1, 31), 2),
 408                                (decimate (sequence "F_HI%u", 1, 31), 2),
 409                                (decimate (sequence "D%u", 1, 15), 2),
 410                                (decimate (sequence "D%u_64", 1, 31), 2))>,
 411             Unallocatable;
 412
 413 // FP control registers.
 414 def CCR : RegisterClass<"Mips", [i32], 32, (sequence "FCR%u", 0, 31)>,
 415           Unallocatable;
 416
 417 // FP condition code registers.
 418 def FCC : RegisterClass<"Mips", [i32], 32, (sequence "FCC%u", 0, 7)>,
 419           Unallocatable;
 420
 421 // MIPS32r6/MIPS64r6 store FPU condition codes in normal FGR registers.
 422 // This class allows us to represent this in codegen patterns.
 423 def FGRCC : RegisterClass<"Mips", [i32], 32, (sequence "F%u", 0, 31)>;
 424
 425 def MSA128F16 : RegisterClass<"Mips", [f16], 128, (sequence "W%u", 0, 31)>;
 426
 427 def MSA128B: RegisterClass<"Mips", [v16i8], 128,
 428                            (sequence "W%u", 0, 31)>;
 429 def MSA128H: RegisterClass<"Mips", [v8i16, v8f16], 128,
 430                            (sequence "W%u", 0, 31)>;
 431 def MSA128W: RegisterClass<"Mips", [v4i32, v4f32], 128,
 432                            (sequence "W%u", 0, 31)>;
 433 def MSA128D: RegisterClass<"Mips", [v2i64, v2f64], 128,
 434                            (sequence "W%u", 0, 31)>;
 435 def MSA128WEvens: RegisterClass<"Mips", [v4i32, v4f32], 128,
 436                                 (decimate (sequence "W%u", 0, 31), 2)>;
 437
 438 def MSACtrl: RegisterClass<"Mips", [i32], 32, (add
 439   MSAIR, MSACSR, MSAAccess, MSASave, MSAModify, MSARequest, MSAMap, MSAUnmap)>;
 440
 441 // Hi/Lo Registers
 442 def LO32 : RegisterClass<"Mips", [i32], 32, (add LO0)>;
 443 def HI32 : RegisterClass<"Mips", [i32], 32, (add HI0)>;
 444 def LO32DSP : RegisterClass<"Mips", [i32], 32, (sequence "LO%u", 0, 3)>;
 445 def HI32DSP : RegisterClass<"Mips", [i32], 32, (sequence "HI%u", 0, 3)>;
 446 def LO64 : RegisterClass<"Mips", [i64], 64, (add LO0_64)>;
 447 def HI64 : RegisterClass<"Mips", [i64], 64, (add HI0_64)>;
 448
 449 // Hardware registers
 450 def HWRegs : RegisterClass<"Mips", [i32], 32, (sequence "HWR%u", 0, 31)>,
 451              Unallocatable;
 452
 453 // Accumulator Registers
 454 def ACC64 : RegisterClass<"Mips", [untyped], 64, (add AC0)> {
 455   let Size = 64;
 456 }
 457
 458 def ACC128 : RegisterClass<"Mips", [untyped], 128, (add AC0_64)> {
 459   let Size = 128;
 460 }
 461
 462 def ACC64DSP : RegisterClass<"Mips", [untyped], 64, (sequence "AC%u", 0, 3)> {
 463   let Size = 64;
 464 }
 465
 466 def DSPCC : RegisterClass<"Mips", [v4i8, v2i16], 32, (add DSPCCond)>;
 467
 468 // Coprocessor 0 registers.
 469 def COP0 : RegisterClass<"Mips", [i32], 32, (sequence "COP0%u", 0, 31)>,
 470            Unallocatable;
 471
 472 // Coprocessor 2 registers.
 473 def COP2 : RegisterClass<"Mips", [i32], 32, (sequence "COP2%u", 0, 31)>,
 474            Unallocatable;
 475
 476 // Coprocessor 3 registers.
 477 def COP3 : RegisterClass<"Mips", [i32], 32, (sequence "COP3%u", 0, 31)>,
 478            Unallocatable;
 479
 480 // Stack pointer and global pointer classes for instructions that are limited
 481 // to a single register such as lwgp/lwsp in microMIPS.
 482 def SP32 : RegisterClass<"Mips", [i32], 32, (add SP)>, Unallocatable;
 483 def SP64 : RegisterClass<"Mips", [i64], 64, (add SP_64)>, Unallocatable;
 484 def GP32 : RegisterClass<"Mips", [i32], 32, (add GP)>, Unallocatable;
 485 def GP64 : RegisterClass<"Mips", [i64], 64, (add GP_64)>, Unallocatable;
 486
 487 // Octeon multiplier and product registers
 488 def OCTEON_MPL : RegisterClass<"Mips", [i64], 64, (add MPL0, MPL1, MPL2)>,
 489                  Unallocatable;
 490 def OCTEON_P : RegisterClass<"Mips", [i64], 64, (add P0, P1, P2)>,
 491                Unallocatable;
 492
 493 // Register Operands.
 494
 495 class MipsAsmRegOperand : AsmOperandClass {
 496   let ParserMethod = "parseAnyRegister";
 497 }
 498
 499 def GPR64AsmOperand : MipsAsmRegOperand {
 500   let Name = "GPR64AsmReg";
 501   let PredicateMethod = "isGPRAsmReg";
 502 }
 503
 504 def GPR32ZeroAsmOperand : MipsAsmRegOperand {
 505   let Name = "GPR32ZeroAsmReg";
 506   let PredicateMethod = "isGPRZeroAsmReg";
 507 }
 508
 509 def GPR32NonZeroAsmOperand : MipsAsmRegOperand {
 510   let Name = "GPR32NonZeroAsmReg";
 511   let PredicateMethod = "isGPRNonZeroAsmReg";
 512 }
 513
 514 def GPR32AsmOperand : MipsAsmRegOperand {
 515   let Name = "GPR32AsmReg";
 516   let PredicateMethod = "isGPRAsmReg";
 517 }
 518
 519 def GPRMM16AsmOperand : MipsAsmRegOperand {
 520   let Name = "GPRMM16AsmReg";
 521   let PredicateMethod = "isMM16AsmReg";
 522 }
 523
 524 def GPRMM16AsmOperandZero : MipsAsmRegOperand {
 525   let Name = "GPRMM16AsmRegZero";
 526   let PredicateMethod = "isMM16AsmRegZero";
 527 }
 528
 529 def GPRMM16AsmOperandMoveP : MipsAsmRegOperand {
 530   let Name = "GPRMM16AsmRegMoveP";
 531   let PredicateMethod = "isMM16AsmRegMoveP";
 532 }
 533
 534 def GPRMM16AsmOperandMovePPairFirst : MipsAsmRegOperand {
 535   let Name = "GPRMM16AsmRegMovePPairFirst";
 536   let PredicateMethod = "isMM16AsmRegMovePPairFirst";
 537 }
 538
 539 def GPRMM16AsmOperandMovePPairSecond : MipsAsmRegOperand {
 540   let Name = "GPRMM16AsmRegMovePPairSecond";
 541   let PredicateMethod = "isMM16AsmRegMovePPairSecond";
 542 }
 543
 544 def ACC64DSPAsmOperand : MipsAsmRegOperand {
 545   let Name = "ACC64DSPAsmReg";
 546   let PredicateMethod = "isACCAsmReg";
 547 }
 548
 549 def HI32DSPAsmOperand : MipsAsmRegOperand {
 550   let Name = "HI32DSPAsmReg";
 551   let PredicateMethod = "isACCAsmReg";
 552 }
 553
 554 def LO32DSPAsmOperand : MipsAsmRegOperand {
 555   let Name = "LO32DSPAsmReg";
 556   let PredicateMethod = "isACCAsmReg";
 557 }
 558
 559 def CCRAsmOperand : MipsAsmRegOperand {
 560   let Name = "CCRAsmReg";
 561 }
 562
 563 def AFGR64AsmOperand : MipsAsmRegOperand {
 564   let Name = "AFGR64AsmReg";
 565   let PredicateMethod = "isFGRAsmReg";
 566 }
 567
 568 def StrictlyAFGR64AsmOperand : MipsAsmRegOperand {
 569   let Name = "StrictlyAFGR64AsmReg";
 570   let PredicateMethod = "isStrictlyFGRAsmReg";
 571 }
 572
 573 def FGR64AsmOperand : MipsAsmRegOperand {
 574   let Name = "FGR64AsmReg";
 575   let PredicateMethod = "isFGRAsmReg";
 576 }
 577
 578 def StrictlyFGR64AsmOperand : MipsAsmRegOperand {
 579   let Name = "StrictlyFGR64AsmReg";
 580   let PredicateMethod = "isStrictlyFGRAsmReg";
 581 }
 582
 583 def FGR32AsmOperand : MipsAsmRegOperand {
 584   let Name = "FGR32AsmReg";
 585   let PredicateMethod = "isFGRAsmReg";
 586 }
 587
 588 def StrictlyFGR32AsmOperand : MipsAsmRegOperand {
 589   let Name = "StrictlyFGR32AsmReg";
 590   let PredicateMethod = "isStrictlyFGRAsmReg";
 591 }
 592
 593 def FGRH32AsmOperand : MipsAsmRegOperand {
 594   let Name = "FGRH32AsmReg";
 595   let PredicateMethod = "isFGRAsmReg";
 596 }
 597
 598 def FCCRegsAsmOperand : MipsAsmRegOperand {
 599   let Name = "FCCAsmReg";
 600 }
 601
 602 def MSA128AsmOperand : MipsAsmRegOperand {
 603   let Name = "MSA128AsmReg";
 604 }
 605
 606 def MSACtrlAsmOperand : MipsAsmRegOperand {
 607   let Name = "MSACtrlAsmReg";
 608 }
 609
 610 def GPR32ZeroOpnd : RegisterOperand<GPR32ZERO> {
 611   let ParserMatchClass = GPR32ZeroAsmOperand;
 612 }
 613
 614 def GPR32NonZeroOpnd : RegisterOperand<GPR32NONZERO> {
 615   let ParserMatchClass = GPR32NonZeroAsmOperand;
 616 }
 617
 618 def GPR32Opnd : RegisterOperand<GPR32> {
 619   let ParserMatchClass = GPR32AsmOperand;
 620 }
 621
 622 def GPRMM16Opnd : RegisterOperand<GPRMM16> {
 623   let ParserMatchClass = GPRMM16AsmOperand;
 624 }
 625
 626 def GPRMM16OpndZero : RegisterOperand<GPRMM16Zero> {
 627   let ParserMatchClass = GPRMM16AsmOperandZero;
 628 }
 629
 630 def GPRMM16OpndMoveP : RegisterOperand<GPRMM16MoveP> {
 631   let ParserMatchClass = GPRMM16AsmOperandMoveP;
 632   let EncoderMethod = "getMovePRegSingleOpValue";
 633 }
 634
 635 def GPRMM16OpndMovePPairFirst : RegisterOperand<GPRMM16MovePPairFirst> {
 636   let ParserMatchClass = GPRMM16AsmOperandMovePPairFirst;
 637 }
 638
 639 def GPRMM16OpndMovePPairSecond : RegisterOperand<GPRMM16MovePPairSecond> {
 640   let ParserMatchClass = GPRMM16AsmOperandMovePPairSecond;
 641 }
 642
 643 def GPR64Opnd : RegisterOperand<GPR64> {
 644   let ParserMatchClass = GPR64AsmOperand;
 645 }
 646
 647 def DSPROpnd : RegisterOperand<DSPR> {
 648   let ParserMatchClass = GPR32AsmOperand;
 649 }
 650
 651 def CCROpnd : RegisterOperand<CCR> {
 652   let ParserMatchClass = CCRAsmOperand;
 653 }
 654
 655 def HWRegsAsmOperand : MipsAsmRegOperand {
 656   let Name = "HWRegsAsmReg";
 657 }
 658
 659 def COP0AsmOperand : MipsAsmRegOperand {
 660   let Name = "COP0AsmReg";
 661 }
 662
 663 def COP2AsmOperand : MipsAsmRegOperand {
 664   let Name = "COP2AsmReg";
 665 }
 666
 667 def COP3AsmOperand : MipsAsmRegOperand {
 668   let Name = "COP3AsmReg";
 669 }
 670
 671 def HWRegsOpnd : RegisterOperand<HWRegs> {
 672   let ParserMatchClass = HWRegsAsmOperand;
 673 }
 674
 675 def AFGR64Opnd : RegisterOperand<AFGR64> {
 676   let ParserMatchClass = AFGR64AsmOperand;
 677 }
 678
 679 def StrictlyAFGR64Opnd : RegisterOperand<AFGR64> {
 680   let ParserMatchClass = StrictlyAFGR64AsmOperand;
 681 }
 682
 683 def FGR64Opnd : RegisterOperand<FGR64> {
 684   let ParserMatchClass = FGR64AsmOperand;
 685 }
 686
 687 def StrictlyFGR64Opnd : RegisterOperand<FGR64> {
 688   let ParserMatchClass = StrictlyFGR64AsmOperand;
 689 }
 690
 691 def FGR32Opnd : RegisterOperand<FGR32> {
 692   let ParserMatchClass = FGR32AsmOperand;
 693 }
 694
 695 def StrictlyFGR32Opnd : RegisterOperand<FGR32> {
 696   let ParserMatchClass = StrictlyFGR32AsmOperand;
 697 }
 698
 699 def FGRCCOpnd : RegisterOperand<FGRCC> {
 700   // The assembler doesn't use register classes so we can re-use
 701   // FGR32AsmOperand.
 702   let ParserMatchClass = FGR32AsmOperand;
 703 }
 704
 705 def FGRH32Opnd : RegisterOperand<FGRH32> {
 706   let ParserMatchClass = FGRH32AsmOperand;
 707 }
 708
 709 def FCCRegsOpnd : RegisterOperand<FCC> {
 710   let ParserMatchClass = FCCRegsAsmOperand;
 711 }
 712
 713 def LO32DSPOpnd : RegisterOperand<LO32DSP> {
 714   let ParserMatchClass = LO32DSPAsmOperand;
 715 }
 716
 717 def HI32DSPOpnd : RegisterOperand<HI32DSP> {
 718   let ParserMatchClass = HI32DSPAsmOperand;
 719 }
 720
 721 def ACC64DSPOpnd : RegisterOperand<ACC64DSP> {
 722   let ParserMatchClass = ACC64DSPAsmOperand;
 723 }
 724
 725 def COP0Opnd : RegisterOperand<COP0> {
 726   let ParserMatchClass = COP0AsmOperand;
 727 }
 728
 729 def COP2Opnd : RegisterOperand<COP2> {
 730   let ParserMatchClass = COP2AsmOperand;
 731 }
 732
 733 def COP3Opnd : RegisterOperand<COP3> {
 734   let ParserMatchClass = COP3AsmOperand;
 735 }
 736
 737 def MSA128F16Opnd : RegisterOperand<MSA128F16> {
 738   let ParserMatchClass = MSA128AsmOperand;
 739 }
 740
 741 def MSA128BOpnd : RegisterOperand<MSA128B> {
 742   let ParserMatchClass = MSA128AsmOperand;
 743 }
 744
 745 def MSA128HOpnd : RegisterOperand<MSA128H> {
 746   let ParserMatchClass = MSA128AsmOperand;
 747 }
 748
 749 def MSA128WOpnd : RegisterOperand<MSA128W> {
 750   let ParserMatchClass = MSA128AsmOperand;
 751 }
 752
 753 def MSA128DOpnd : RegisterOperand<MSA128D> {
 754   let ParserMatchClass = MSA128AsmOperand;
 755 }
 756
 757 def MSA128CROpnd : RegisterOperand<MSACtrl> {
 758   let ParserMatchClass = MSACtrlAsmOperand;
 759 }