test/CodeGen/RISCV/alu64.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck %s -check-prefix=RV64I
   4 ; RUN: llc -mtriple=riscv32 -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck %s -check-prefix=RV32I
   6
   7 ; These tests are each targeted at a particular RISC-V ALU instruction. Other
   8 ; files in this folder exercise LLVM IR instructions that don't directly match a
   9 ; RISC-V instruction. This file contains tests for the instructions common
  10 ; between RV32I and RV64I as well as the *W instructions introduced in RV64I.
  11
  12 ; Register-immediate instructions
  13
  14 define i64 @addi(i64 %a) nounwind {
  15 ; RV64I-LABEL: addi:
  16 ; RV64I:       # %bb.0:
  17 ; RV64I-NEXT:    addi a0, a0, 1
  18 ; RV64I-NEXT:    ret
  19 ;
  20 ; RV32I-LABEL: addi:
  21 ; RV32I:       # %bb.0:
  22 ; RV32I-NEXT:    addi a2, a0, 1
  23 ; RV32I-NEXT:    sltu a0, a2, a0
  24 ; RV32I-NEXT:    add a1, a1, a0
  25 ; RV32I-NEXT:    mv a0, a2
  26 ; RV32I-NEXT:    ret
  27   %1 = add i64 %a, 1
  28   ret i64 %1
  29 }
  30
  31 define i64 @slti(i64 %a) nounwind {
  32 ; RV64I-LABEL: slti:
  33 ; RV64I:       # %bb.0:
  34 ; RV64I-NEXT:    slti a0, a0, 2
  35 ; RV64I-NEXT:    ret
  36 ;
  37 ; RV32I-LABEL: slti:
  38 ; RV32I:       # %bb.0:
  39 ; RV32I-NEXT:    beqz a1, .LBB1_2
  40 ; RV32I-NEXT:  # %bb.1:
  41 ; RV32I-NEXT:    slti a0, a1, 0
  42 ; RV32I-NEXT:    mv a1, zero
  43 ; RV32I-NEXT:    ret
  44 ; RV32I-NEXT:  .LBB1_2:
  45 ; RV32I-NEXT:    sltiu a0, a0, 2
  46 ; RV32I-NEXT:    mv a1, zero
  47 ; RV32I-NEXT:    ret
  48   %1 = icmp slt i64 %a, 2
  49   %2 = zext i1 %1 to i64
  50   ret i64 %2
  51 }
  52
  53 define i64 @sltiu(i64 %a) nounwind {
  54 ; RV64I-LABEL: sltiu:
  55 ; RV64I:       # %bb.0:
  56 ; RV64I-NEXT:    sltiu a0, a0, 3
  57 ; RV64I-NEXT:    ret
  58 ;
  59 ; RV32I-LABEL: sltiu:
  60 ; RV32I:       # %bb.0:
  61 ; RV32I-NEXT:    beqz a1, .LBB2_2
  62 ; RV32I-NEXT:  # %bb.1:
  63 ; RV32I-NEXT:    mv a0, zero
  64 ; RV32I-NEXT:    mv a1, zero
  65 ; RV32I-NEXT:    ret
  66 ; RV32I-NEXT:  .LBB2_2:
  67 ; RV32I-NEXT:    sltiu a0, a0, 3
  68 ; RV32I-NEXT:    mv a1, zero
  69 ; RV32I-NEXT:    ret
  70   %1 = icmp ult i64 %a, 3
  71   %2 = zext i1 %1 to i64
  72   ret i64 %2
  73 }
  74
  75 define i64 @xori(i64 %a) nounwind {
  76 ; RV64I-LABEL: xori:
  77 ; RV64I:       # %bb.0:
  78 ; RV64I-NEXT:    xori a0, a0, 4
  79 ; RV64I-NEXT:    ret
  80 ;
  81 ; RV32I-LABEL: xori:
  82 ; RV32I:       # %bb.0:
  83 ; RV32I-NEXT:    xori a0, a0, 4
  84 ; RV32I-NEXT:    ret
  85   %1 = xor i64 %a, 4
  86   ret i64 %1
  87 }
  88
  89 define i64 @ori(i64 %a) nounwind {
  90 ; RV64I-LABEL: ori:
  91 ; RV64I:       # %bb.0:
  92 ; RV64I-NEXT:    ori a0, a0, 5
  93 ; RV64I-NEXT:    ret
  94 ;
  95 ; RV32I-LABEL: ori:
  96 ; RV32I:       # %bb.0:
  97 ; RV32I-NEXT:    ori a0, a0, 5
  98 ; RV32I-NEXT:    ret
  99   %1 = or i64 %a, 5
 100   ret i64 %1
 101 }
 102
 103 define i64 @andi(i64 %a) nounwind {
 104 ; RV64I-LABEL: andi:
 105 ; RV64I:       # %bb.0:
 106 ; RV64I-NEXT:    andi a0, a0, 6
 107 ; RV64I-NEXT:    ret
 108 ;
 109 ; RV32I-LABEL: andi:
 110 ; RV32I:       # %bb.0:
 111 ; RV32I-NEXT:    andi a0, a0, 6
 112 ; RV32I-NEXT:    mv a1, zero
 113 ; RV32I-NEXT:    ret
 114   %1 = and i64 %a, 6
 115   ret i64 %1
 116 }
 117
 118 define i64 @slli(i64 %a) nounwind {
 119 ; RV64I-LABEL: slli:
 120 ; RV64I:       # %bb.0:
 121 ; RV64I-NEXT:    slli a0, a0, 7
 122 ; RV64I-NEXT:    ret
 123 ;
 124 ; RV32I-LABEL: slli:
 125 ; RV32I:       # %bb.0:
 126 ; RV32I-NEXT:    slli a1, a1, 7
 127 ; RV32I-NEXT:    srli a2, a0, 25
 128 ; RV32I-NEXT:    or a1, a1, a2
 129 ; RV32I-NEXT:    slli a0, a0, 7
 130 ; RV32I-NEXT:    ret
 131   %1 = shl i64 %a, 7
 132   ret i64 %1
 133 }
 134
 135 define i64 @srli(i64 %a) nounwind {
 136 ; RV64I-LABEL: srli:
 137 ; RV64I:       # %bb.0:
 138 ; RV64I-NEXT:    srli a0, a0, 8
 139 ; RV64I-NEXT:    ret
 140 ;
 141 ; RV32I-LABEL: srli:
 142 ; RV32I:       # %bb.0:
 143 ; RV32I-NEXT:    srli a0, a0, 8
 144 ; RV32I-NEXT:    slli a2, a1, 24
 145 ; RV32I-NEXT:    or a0, a0, a2
 146 ; RV32I-NEXT:    srli a1, a1, 8
 147 ; RV32I-NEXT:    ret
 148   %1 = lshr i64 %a, 8
 149   ret i64 %1
 150 }
 151
 152 define i64 @srai(i64 %a) nounwind {
 153 ; RV64I-LABEL: srai:
 154 ; RV64I:       # %bb.0:
 155 ; RV64I-NEXT:    srai a0, a0, 9
 156 ; RV64I-NEXT:    ret
 157 ;
 158 ; RV32I-LABEL: srai:
 159 ; RV32I:       # %bb.0:
 160 ; RV32I-NEXT:    srli a0, a0, 9
 161 ; RV32I-NEXT:    slli a2, a1, 23
 162 ; RV32I-NEXT:    or a0, a0, a2
 163 ; RV32I-NEXT:    srai a1, a1, 9
 164 ; RV32I-NEXT:    ret
 165   %1 = ashr i64 %a, 9
 166   ret i64 %1
 167 }
 168
 169 ; Register-register instructions
 170
 171 define i64 @add(i64 %a, i64 %b) nounwind {
 172 ; RV64I-LABEL: add:
 173 ; RV64I:       # %bb.0:
 174 ; RV64I-NEXT:    add a0, a0, a1
 175 ; RV64I-NEXT:    ret
 176 ;
 177 ; RV32I-LABEL: add:
 178 ; RV32I:       # %bb.0:
 179 ; RV32I-NEXT:    add a1, a1, a3
 180 ; RV32I-NEXT:    add a2, a0, a2
 181 ; RV32I-NEXT:    sltu a0, a2, a0
 182 ; RV32I-NEXT:    add a1, a1, a0
 183 ; RV32I-NEXT:    mv a0, a2
 184 ; RV32I-NEXT:    ret
 185   %1 = add i64 %a, %b
 186   ret i64 %1
 187 }
 188
 189 define i64 @sub(i64 %a, i64 %b) nounwind {
 190 ; RV64I-LABEL: sub:
 191 ; RV64I:       # %bb.0:
 192 ; RV64I-NEXT:    sub a0, a0, a1
 193 ; RV64I-NEXT:    ret
 194 ;
 195 ; RV32I-LABEL: sub:
 196 ; RV32I:       # %bb.0:
 197 ; RV32I-NEXT:    sub a1, a1, a3
 198 ; RV32I-NEXT:    sltu a3, a0, a2
 199 ; RV32I-NEXT:    sub a1, a1, a3
 200 ; RV32I-NEXT:    sub a0, a0, a2
 201 ; RV32I-NEXT:    ret
 202   %1 = sub i64 %a, %b
 203   ret i64 %1
 204 }
 205
 206 define i64 @sll(i64 %a, i64 %b) nounwind {
 207 ; RV64I-LABEL: sll:
 208 ; RV64I:       # %bb.0:
 209 ; RV64I-NEXT:    sll a0, a0, a1
 210 ; RV64I-NEXT:    ret
 211 ;
 212 ; RV32I-LABEL: sll:
 213 ; RV32I:       # %bb.0:
 214 ; RV32I-NEXT:    addi sp, sp, -16
 215 ; RV32I-NEXT:    sw ra, 12(sp)
 216 ; RV32I-NEXT:    call __ashldi3
 217 ; RV32I-NEXT:    lw ra, 12(sp)
 218 ; RV32I-NEXT:    addi sp, sp, 16
 219 ; RV32I-NEXT:    ret
 220   %1 = shl i64 %a, %b
 221   ret i64 %1
 222 }
 223
 224 define i64 @slt(i64 %a, i64 %b) nounwind {
 225 ; RV64I-LABEL: slt:
 226 ; RV64I:       # %bb.0:
 227 ; RV64I-NEXT:    slt a0, a0, a1
 228 ; RV64I-NEXT:    ret
 229 ;
 230 ; RV32I-LABEL: slt:
 231 ; RV32I:       # %bb.0:
 232 ; RV32I-NEXT:    beq a1, a3, .LBB12_2
 233 ; RV32I-NEXT:  # %bb.1:
 234 ; RV32I-NEXT:    slt a0, a1, a3
 235 ; RV32I-NEXT:    mv a1, zero
 236 ; RV32I-NEXT:    ret
 237 ; RV32I-NEXT:  .LBB12_2:
 238 ; RV32I-NEXT:    sltu a0, a0, a2
 239 ; RV32I-NEXT:    mv a1, zero
 240 ; RV32I-NEXT:    ret
 241   %1 = icmp slt i64 %a, %b
 242   %2 = zext i1 %1 to i64
 243   ret i64 %2
 244 }
 245
 246 define i64 @sltu(i64 %a, i64 %b) nounwind {
 247 ; RV64I-LABEL: sltu:
 248 ; RV64I:       # %bb.0:
 249 ; RV64I-NEXT:    sltu a0, a0, a1
 250 ; RV64I-NEXT:    ret
 251 ;
 252 ; RV32I-LABEL: sltu:
 253 ; RV32I:       # %bb.0:
 254 ; RV32I-NEXT:    beq a1, a3, .LBB13_2
 255 ; RV32I-NEXT:  # %bb.1:
 256 ; RV32I-NEXT:    sltu a0, a1, a3
 257 ; RV32I-NEXT:    mv a1, zero
 258 ; RV32I-NEXT:    ret
 259 ; RV32I-NEXT:  .LBB13_2:
 260 ; RV32I-NEXT:    sltu a0, a0, a2
 261 ; RV32I-NEXT:    mv a1, zero
 262 ; RV32I-NEXT:    ret
 263   %1 = icmp ult i64 %a, %b
 264   %2 = zext i1 %1 to i64
 265   ret i64 %2
 266 }
 267
 268 define i64 @xor(i64 %a, i64 %b) nounwind {
 269 ; RV64I-LABEL: xor:
 270 ; RV64I:       # %bb.0:
 271 ; RV64I-NEXT:    xor a0, a0, a1
 272 ; RV64I-NEXT:    ret
 273 ;
 274 ; RV32I-LABEL: xor:
 275 ; RV32I:       # %bb.0:
 276 ; RV32I-NEXT:    xor a0, a0, a2
 277 ; RV32I-NEXT:    xor a1, a1, a3
 278 ; RV32I-NEXT:    ret
 279   %1 = xor i64 %a, %b
 280   ret i64 %1
 281 }
 282
 283 define i64 @srl(i64 %a, i64 %b) nounwind {
 284 ; RV64I-LABEL: srl:
 285 ; RV64I:       # %bb.0:
 286 ; RV64I-NEXT:    srl a0, a0, a1
 287 ; RV64I-NEXT:    ret
 288 ;
 289 ; RV32I-LABEL: srl:
 290 ; RV32I:       # %bb.0:
 291 ; RV32I-NEXT:    addi sp, sp, -16
 292 ; RV32I-NEXT:    sw ra, 12(sp)
 293 ; RV32I-NEXT:    call __lshrdi3
 294 ; RV32I-NEXT:    lw ra, 12(sp)
 295 ; RV32I-NEXT:    addi sp, sp, 16
 296 ; RV32I-NEXT:    ret
 297   %1 = lshr i64 %a, %b
 298   ret i64 %1
 299 }
 300
 301 define i64 @sra(i64 %a, i64 %b) nounwind {
 302 ; RV64I-LABEL: sra:
 303 ; RV64I:       # %bb.0:
 304 ; RV64I-NEXT:    sra a0, a0, a1
 305 ; RV64I-NEXT:    ret
 306 ;
 307 ; RV32I-LABEL: sra:
 308 ; RV32I:       # %bb.0:
 309 ; RV32I-NEXT:    addi sp, sp, -16
 310 ; RV32I-NEXT:    sw ra, 12(sp)
 311 ; RV32I-NEXT:    call __ashrdi3
 312 ; RV32I-NEXT:    lw ra, 12(sp)
 313 ; RV32I-NEXT:    addi sp, sp, 16
 314 ; RV32I-NEXT:    ret
 315   %1 = ashr i64 %a, %b
 316   ret i64 %1
 317 }
 318
 319 define i64 @or(i64 %a, i64 %b) nounwind {
 320 ; RV64I-LABEL: or:
 321 ; RV64I:       # %bb.0:
 322 ; RV64I-NEXT:    or a0, a0, a1
 323 ; RV64I-NEXT:    ret
 324 ;
 325 ; RV32I-LABEL: or:
 326 ; RV32I:       # %bb.0:
 327 ; RV32I-NEXT:    or a0, a0, a2
 328 ; RV32I-NEXT:    or a1, a1, a3
 329 ; RV32I-NEXT:    ret
 330   %1 = or i64 %a, %b
 331   ret i64 %1
 332 }
 333
 334 define i64 @and(i64 %a, i64 %b) nounwind {
 335 ; RV64I-LABEL: and:
 336 ; RV64I:       # %bb.0:
 337 ; RV64I-NEXT:    and a0, a0, a1
 338 ; RV64I-NEXT:    ret
 339 ;
 340 ; RV32I-LABEL: and:
 341 ; RV32I:       # %bb.0:
 342 ; RV32I-NEXT:    and a0, a0, a2
 343 ; RV32I-NEXT:    and a1, a1, a3
 344 ; RV32I-NEXT:    ret
 345   %1 = and i64 %a, %b
 346   ret i64 %1
 347 }
 348
 349 ; RV64I-only instructions
 350
 351 define signext i32 @addiw(i32 signext %a) {
 352 ; RV64I-LABEL: addiw:
 353 ; RV64I:       # %bb.0:
 354 ; RV64I-NEXT:    addiw a0, a0, 123
 355 ; RV64I-NEXT:    ret
 356 ;
 357 ; RV32I-LABEL: addiw:
 358 ; RV32I:       # %bb.0:
 359 ; RV32I-NEXT:    addi a0, a0, 123
 360 ; RV32I-NEXT:    ret
 361   %1 = add i32 %a, 123
 362   ret i32 %1
 363 }
 364
 365 define signext i32 @slliw(i32 signext %a) {
 366 ; RV64I-LABEL: slliw:
 367 ; RV64I:       # %bb.0:
 368 ; RV64I-NEXT:    slliw a0, a0, 17
 369 ; RV64I-NEXT:    ret
 370 ;
 371 ; RV32I-LABEL: slliw:
 372 ; RV32I:       # %bb.0:
 373 ; RV32I-NEXT:    slli a0, a0, 17
 374 ; RV32I-NEXT:    ret
 375   %1 = shl i32 %a, 17
 376   ret i32 %1
 377 }
 378
 379 define signext i32 @srliw(i32 %a) {
 380 ; RV64I-LABEL: srliw:
 381 ; RV64I:       # %bb.0:
 382 ; RV64I-NEXT:    srliw a0, a0, 8
 383 ; RV64I-NEXT:    ret
 384 ;
 385 ; RV32I-LABEL: srliw:
 386 ; RV32I:       # %bb.0:
 387 ; RV32I-NEXT:    srli a0, a0, 8
 388 ; RV32I-NEXT:    ret
 389   %1 = lshr i32 %a, 8
 390   ret i32 %1
 391 }
 392
 393 define signext i32 @sraiw(i32 %a) {
 394 ; RV64I-LABEL: sraiw:
 395 ; RV64I:       # %bb.0:
 396 ; RV64I-NEXT:    sraiw a0, a0, 9
 397 ; RV64I-NEXT:    ret
 398 ;
 399 ; RV32I-LABEL: sraiw:
 400 ; RV32I:       # %bb.0:
 401 ; RV32I-NEXT:    srai a0, a0, 9
 402 ; RV32I-NEXT:    ret
 403   %1 = ashr i32 %a, 9
 404   ret i32 %1
 405 }
 406
 407 define signext i32 @sextw(i32 zeroext %a) {
 408 ; RV64I-LABEL: sextw:
 409 ; RV64I:       # %bb.0:
 410 ; RV64I-NEXT:    sext.w a0, a0
 411 ; RV64I-NEXT:    ret
 412 ;
 413 ; RV32I-LABEL: sextw:
 414 ; RV32I:       # %bb.0:
 415 ; RV32I-NEXT:    ret
 416   ret i32 %a
 417 }
 418
 419 define signext i32 @addw(i32 signext %a, i32 signext %b) {
 420 ; RV64I-LABEL: addw:
 421 ; RV64I:       # %bb.0:
 422 ; RV64I-NEXT:    addw a0, a0, a1
 423 ; RV64I-NEXT:    ret
 424 ;
 425 ; RV32I-LABEL: addw:
 426 ; RV32I:       # %bb.0:
 427 ; RV32I-NEXT:    add a0, a0, a1
 428 ; RV32I-NEXT:    ret
 429   %1 = add i32 %a, %b
 430   ret i32 %1
 431 }
 432
 433 define signext i32 @subw(i32 signext %a, i32 signext %b) {
 434 ; RV64I-LABEL: subw:
 435 ; RV64I:       # %bb.0:
 436 ; RV64I-NEXT:    subw a0, a0, a1
 437 ; RV64I-NEXT:    ret
 438 ;
 439 ; RV32I-LABEL: subw:
 440 ; RV32I:       # %bb.0:
 441 ; RV32I-NEXT:    sub a0, a0, a1
 442 ; RV32I-NEXT:    ret
 443   %1 = sub i32 %a, %b
 444   ret i32 %1
 445 }
 446
 447 define signext i32 @sllw(i32 signext %a, i32 zeroext %b) {
 448 ; RV64I-LABEL: sllw:
 449 ; RV64I:       # %bb.0:
 450 ; RV64I-NEXT:    sllw a0, a0, a1
 451 ; RV64I-NEXT:    ret
 452 ;
 453 ; RV32I-LABEL: sllw:
 454 ; RV32I:       # %bb.0:
 455 ; RV32I-NEXT:    sll a0, a0, a1
 456 ; RV32I-NEXT:    ret
 457   %1 = shl i32 %a, %b
 458   ret i32 %1
 459 }
 460
 461 define signext i32 @srlw(i32 signext %a, i32 zeroext %b) {
 462 ; RV64I-LABEL: srlw:
 463 ; RV64I:       # %bb.0:
 464 ; RV64I-NEXT:    srlw a0, a0, a1
 465 ; RV64I-NEXT:    ret
 466 ;
 467 ; RV32I-LABEL: srlw:
 468 ; RV32I:       # %bb.0:
 469 ; RV32I-NEXT:    srl a0, a0, a1
 470 ; RV32I-NEXT:    ret
 471   %1 = lshr i32 %a, %b
 472   ret i32 %1
 473 }
 474
 475 define signext i32 @sraw(i64 %a, i32 zeroext %b) {
 476 ; RV64I-LABEL: sraw:
 477 ; RV64I:       # %bb.0:
 478 ; RV64I-NEXT:    sraw a0, a0, a1
 479 ; RV64I-NEXT:    ret
 480 ;
 481 ; RV32I-LABEL: sraw:
 482 ; RV32I:       # %bb.0:
 483 ; RV32I-NEXT:    sra a0, a0, a2
 484 ; RV32I-NEXT:    ret
 485   %1 = trunc i64 %a to i32
 486   %2 = ashr i32 %1, %b
 487   ret i32 %2
 488 }