test/CodeGen/Thumb2/mve-saturating-arith.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=thumbv8.1m.main-arm-none-eabi -mattr=+mve -verify-machineinstrs %s -o - | FileCheck %s
   3
   4 define arm_aapcs_vfpcc <16 x i8> @sadd_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
   5 ; CHECK-LABEL: sadd_int8_t:
   6 ; CHECK:       @ %bb.0: @ %entry
   7 ; CHECK-NEXT:    vqadd.s8 q0, q0, q1
   8 ; CHECK-NEXT:    bx lr
   9 entry:
  10   %0 = call <16 x i8> @llvm.sadd.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
  11   ret <16 x i8> %0
  12 }
  13
  14 define arm_aapcs_vfpcc <8 x i16> @sadd_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
  15 ; CHECK-LABEL: sadd_int16_t:
  16 ; CHECK:       @ %bb.0: @ %entry
  17 ; CHECK-NEXT:    vqadd.s16 q0, q0, q1
  18 ; CHECK-NEXT:    bx lr
  19 entry:
  20   %0 = call <8 x i16> @llvm.sadd.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
  21   ret <8 x i16> %0
  22 }
  23
  24 define arm_aapcs_vfpcc <4 x i32> @sadd_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
  25 ; CHECK-LABEL: sadd_int32_t:
  26 ; CHECK:       @ %bb.0: @ %entry
  27 ; CHECK-NEXT:    vqadd.s32 q0, q0, q1
  28 ; CHECK-NEXT:    bx lr
  29 entry:
  30   %0 = call <4 x i32> @llvm.sadd.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
  31   ret <4 x i32> %0
  32 }
  33
  34 define arm_aapcs_vfpcc <2 x i64> @sadd_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
  35 ; CHECK-LABEL: sadd_int64_t:
  36 ; CHECK:       @ %bb.0: @ %entry
  37 ; CHECK-NEXT:    .save {r4, r5, r6, r7, r8, lr}
  38 ; CHECK-NEXT:    push.w {r4, r5, r6, r7, r8, lr}
  39 ; CHECK-NEXT:    vmov r0, s4
  40 ; CHECK-NEXT:    vmov r5, s0
  41 ; CHECK-NEXT:    vmov r8, s5
  42 ; CHECK-NEXT:    vmov r4, s1
  43 ; CHECK-NEXT:    vmov r7, s2
  44 ; CHECK-NEXT:    vmov r3, s7
  45 ; CHECK-NEXT:    vmov r6, s3
  46 ; CHECK-NEXT:    adds.w r12, r5, r0
  47 ; CHECK-NEXT:    adc.w r0, r4, r8
  48 ; CHECK-NEXT:    asrs r2, r0, #31
  49 ; CHECK-NEXT:    vmov.32 q2[0], r2
  50 ; CHECK-NEXT:    vmov.32 q2[1], r2
  51 ; CHECK-NEXT:    vmov r2, s6
  52 ; CHECK-NEXT:    adds.w lr, r7, r2
  53 ; CHECK-NEXT:    adc.w r2, r6, r3
  54 ; CHECK-NEXT:    subs.w r5, r12, r5
  55 ; CHECK-NEXT:    sbcs.w r4, r0, r4
  56 ; CHECK-NEXT:    asr.w r1, r2, #31
  57 ; CHECK-NEXT:    mov.w r4, #0
  58 ; CHECK-NEXT:    vmov.32 q2[2], r1
  59 ; CHECK-NEXT:    it lt
  60 ; CHECK-NEXT:    movlt r4, #1
  61 ; CHECK-NEXT:    vmov.32 q2[3], r1
  62 ; CHECK-NEXT:    adr r1, .LCPI3_0
  63 ; CHECK-NEXT:    vldrw.u32 q0, [r1]
  64 ; CHECK-NEXT:    adr r1, .LCPI3_1
  65 ; CHECK-NEXT:    vldrw.u32 q1, [r1]
  66 ; CHECK-NEXT:    cmp r4, #0
  67 ; CHECK-NEXT:    vbic q0, q0, q2
  68 ; CHECK-NEXT:    csetm r4, ne
  69 ; CHECK-NEXT:    vand q1, q1, q2
  70 ; CHECK-NEXT:    movs r1, #0
  71 ; CHECK-NEXT:    vorr q0, q1, q0
  72 ; CHECK-NEXT:    vmov.32 q1[0], r4
  73 ; CHECK-NEXT:    vmov.32 q1[1], r4
  74 ; CHECK-NEXT:    subs.w r4, lr, r7
  75 ; CHECK-NEXT:    sbcs.w r4, r2, r6
  76 ; CHECK-NEXT:    it lt
  77 ; CHECK-NEXT:    movlt r1, #1
  78 ; CHECK-NEXT:    cmp r1, #0
  79 ; CHECK-NEXT:    csetm r1, ne
  80 ; CHECK-NEXT:    vmov.32 q1[2], r1
  81 ; CHECK-NEXT:    vmov.32 q1[3], r1
  82 ; CHECK-NEXT:    asr.w r1, r8, #31
  83 ; CHECK-NEXT:    vmov.32 q2[0], r1
  84 ; CHECK-NEXT:    vmov.32 q2[1], r1
  85 ; CHECK-NEXT:    asrs r1, r3, #31
  86 ; CHECK-NEXT:    vmov.32 q2[2], r1
  87 ; CHECK-NEXT:    vmov.32 q2[3], r1
  88 ; CHECK-NEXT:    veor q1, q2, q1
  89 ; CHECK-NEXT:    vmov.32 q2[0], r12
  90 ; CHECK-NEXT:    vmov.32 q2[1], r0
  91 ; CHECK-NEXT:    vand q0, q0, q1
  92 ; CHECK-NEXT:    vmov.32 q2[2], lr
  93 ; CHECK-NEXT:    vmov.32 q2[3], r2
  94 ; CHECK-NEXT:    vbic q1, q2, q1
  95 ; CHECK-NEXT:    vorr q0, q0, q1
  96 ; CHECK-NEXT:    pop.w {r4, r5, r6, r7, r8, pc}
  97 ; CHECK-NEXT:    .p2align 4
  98 ; CHECK-NEXT:  @ %bb.1:
  99 ; CHECK-NEXT:  .LCPI3_0:
 100 ; CHECK-NEXT:    .long 0 @ 0x0
 101 ; CHECK-NEXT:    .long 2147483648 @ 0x80000000
 102 ; CHECK-NEXT:    .long 0 @ 0x0
 103 ; CHECK-NEXT:    .long 2147483648 @ 0x80000000
 104 ; CHECK-NEXT:  .LCPI3_1:
 105 ; CHECK-NEXT:    .long 4294967295 @ 0xffffffff
 106 ; CHECK-NEXT:    .long 2147483647 @ 0x7fffffff
 107 ; CHECK-NEXT:    .long 4294967295 @ 0xffffffff
 108 ; CHECK-NEXT:    .long 2147483647 @ 0x7fffffff
 109 entry:
 110   %0 = call <2 x i64> @llvm.sadd.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 111   ret <2 x i64> %0
 112 }
 113
 114 define arm_aapcs_vfpcc <16 x i8> @uadd_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
 115 ; CHECK-LABEL: uadd_int8_t:
 116 ; CHECK:       @ %bb.0: @ %entry
 117 ; CHECK-NEXT:    vqadd.u8 q0, q0, q1
 118 ; CHECK-NEXT:    bx lr
 119 entry:
 120   %0 = call <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 121   ret <16 x i8> %0
 122 }
 123
 124 define arm_aapcs_vfpcc <8 x i16> @uadd_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
 125 ; CHECK-LABEL: uadd_int16_t:
 126 ; CHECK:       @ %bb.0: @ %entry
 127 ; CHECK-NEXT:    vqadd.u16 q0, q0, q1
 128 ; CHECK-NEXT:    bx lr
 129 entry:
 130   %0 = call <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 131   ret <8 x i16> %0
 132 }
 133
 134 define arm_aapcs_vfpcc <4 x i32> @uadd_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
 135 ; CHECK-LABEL: uadd_int32_t:
 136 ; CHECK:       @ %bb.0: @ %entry
 137 ; CHECK-NEXT:    vqadd.u32 q0, q0, q1
 138 ; CHECK-NEXT:    bx lr
 139 entry:
 140   %0 = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 141   ret <4 x i32> %0
 142 }
 143
 144 define arm_aapcs_vfpcc <2 x i64> @uadd_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
 145 ; CHECK-LABEL: uadd_int64_t:
 146 ; CHECK:       @ %bb.0: @ %entry
 147 ; CHECK-NEXT:    .save {r4, lr}
 148 ; CHECK-NEXT:    push {r4, lr}
 149 ; CHECK-NEXT:    vmov r2, s4
 150 ; CHECK-NEXT:    vmov r3, s0
 151 ; CHECK-NEXT:    vmov r0, s5
 152 ; CHECK-NEXT:    vmov r1, s1
 153 ; CHECK-NEXT:    vmov r4, s2
 154 ; CHECK-NEXT:    adds.w lr, r3, r2
 155 ; CHECK-NEXT:    vmov r2, s6
 156 ; CHECK-NEXT:    adc.w r12, r1, r0
 157 ; CHECK-NEXT:    subs.w r3, lr, r3
 158 ; CHECK-NEXT:    sbcs.w r1, r12, r1
 159 ; CHECK-NEXT:    vmov r3, s3
 160 ; CHECK-NEXT:    mov.w r1, #0
 161 ; CHECK-NEXT:    mov.w r0, #0
 162 ; CHECK-NEXT:    it lo
 163 ; CHECK-NEXT:    movlo r1, #1
 164 ; CHECK-NEXT:    cmp r1, #0
 165 ; CHECK-NEXT:    csetm r1, ne
 166 ; CHECK-NEXT:    vmov.32 q0[0], lr
 167 ; CHECK-NEXT:    vmov.32 q2[0], r1
 168 ; CHECK-NEXT:    vmov.32 q0[1], r12
 169 ; CHECK-NEXT:    vmov.32 q2[1], r1
 170 ; CHECK-NEXT:    vmov r1, s7
 171 ; CHECK-NEXT:    adds r2, r2, r4
 172 ; CHECK-NEXT:    vmov.32 q0[2], r2
 173 ; CHECK-NEXT:    adcs r1, r3
 174 ; CHECK-NEXT:    subs r4, r2, r4
 175 ; CHECK-NEXT:    sbcs.w r3, r1, r3
 176 ; CHECK-NEXT:    it lo
 177 ; CHECK-NEXT:    movlo r0, #1
 178 ; CHECK-NEXT:    cmp r0, #0
 179 ; CHECK-NEXT:    vmov.32 q0[3], r1
 180 ; CHECK-NEXT:    csetm r0, ne
 181 ; CHECK-NEXT:    vmov.32 q2[2], r0
 182 ; CHECK-NEXT:    vmov.32 q2[3], r0
 183 ; CHECK-NEXT:    vorr q0, q0, q2
 184 ; CHECK-NEXT:    pop {r4, pc}
 185 entry:
 186   %0 = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 187   ret <2 x i64> %0
 188 }
 189
 190
 191 define arm_aapcs_vfpcc <16 x i8> @ssub_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
 192 ; CHECK-LABEL: ssub_int8_t:
 193 ; CHECK:       @ %bb.0: @ %entry
 194 ; CHECK-NEXT:    .vsave {d8, d9}
 195 ; CHECK-NEXT:    vpush {d8, d9}
 196 ; CHECK-NEXT:    vsub.i8 q2, q0, q1
 197 ; CHECK-NEXT:    vmov.i8 q3, #0x80
 198 ; CHECK-NEXT:    vcmp.s8 lt, q2, zr
 199 ; CHECK-NEXT:    vmov.i8 q4, #0x7f
 200 ; CHECK-NEXT:    vpsel q3, q4, q3
 201 ; CHECK-NEXT:    vcmp.s8 gt, q0, q2
 202 ; CHECK-NEXT:    vmrs r0, p0
 203 ; CHECK-NEXT:    vcmp.s8 gt, q1, zr
 204 ; CHECK-NEXT:    vmrs r1, p0
 205 ; CHECK-NEXT:    eors r0, r1
 206 ; CHECK-NEXT:    vmsr p0, r0
 207 ; CHECK-NEXT:    vpsel q0, q3, q2
 208 ; CHECK-NEXT:    vpop {d8, d9}
 209 ; CHECK-NEXT:    bx lr
 210 entry:
 211   %0 = call <16 x i8> @llvm.ssub.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 212   ret <16 x i8> %0
 213 }
 214
 215 define arm_aapcs_vfpcc <8 x i16> @ssub_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
 216 ; CHECK-LABEL: ssub_int16_t:
 217 ; CHECK:       @ %bb.0: @ %entry
 218 ; CHECK-NEXT:    .vsave {d8, d9}
 219 ; CHECK-NEXT:    vpush {d8, d9}
 220 ; CHECK-NEXT:    vsub.i16 q2, q0, q1
 221 ; CHECK-NEXT:    vmov.i16 q3, #0x8000
 222 ; CHECK-NEXT:    vcmp.s16 lt, q2, zr
 223 ; CHECK-NEXT:    vmvn.i16 q4, #0x8000
 224 ; CHECK-NEXT:    vpsel q3, q4, q3
 225 ; CHECK-NEXT:    vcmp.s16 gt, q0, q2
 226 ; CHECK-NEXT:    vmrs r0, p0
 227 ; CHECK-NEXT:    vcmp.s16 gt, q1, zr
 228 ; CHECK-NEXT:    vmrs r1, p0
 229 ; CHECK-NEXT:    eors r0, r1
 230 ; CHECK-NEXT:    vmsr p0, r0
 231 ; CHECK-NEXT:    vpsel q0, q3, q2
 232 ; CHECK-NEXT:    vpop {d8, d9}
 233 ; CHECK-NEXT:    bx lr
 234 entry:
 235   %0 = call <8 x i16> @llvm.ssub.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 236   ret <8 x i16> %0
 237 }
 238
 239 define arm_aapcs_vfpcc <4 x i32> @ssub_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
 240 ; CHECK-LABEL: ssub_int32_t:
 241 ; CHECK:       @ %bb.0: @ %entry
 242 ; CHECK-NEXT:    .vsave {d8, d9}
 243 ; CHECK-NEXT:    vpush {d8, d9}
 244 ; CHECK-NEXT:    vsub.i32 q2, q0, q1
 245 ; CHECK-NEXT:    vmov.i32 q3, #0x80000000
 246 ; CHECK-NEXT:    vcmp.s32 lt, q2, zr
 247 ; CHECK-NEXT:    vmvn.i32 q4, #0x80000000
 248 ; CHECK-NEXT:    vpsel q3, q4, q3
 249 ; CHECK-NEXT:    vcmp.s32 gt, q0, q2
 250 ; CHECK-NEXT:    vmrs r0, p0
 251 ; CHECK-NEXT:    vcmp.s32 gt, q1, zr
 252 ; CHECK-NEXT:    vmrs r1, p0
 253 ; CHECK-NEXT:    eors r0, r1
 254 ; CHECK-NEXT:    vmsr p0, r0
 255 ; CHECK-NEXT:    vpsel q0, q3, q2
 256 ; CHECK-NEXT:    vpop {d8, d9}
 257 ; CHECK-NEXT:    bx lr
 258 entry:
 259   %0 = call <4 x i32> @llvm.ssub.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 260   ret <4 x i32> %0
 261 }
 262
 263 define arm_aapcs_vfpcc <2 x i64> @ssub_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
 264 ; CHECK-LABEL: ssub_int64_t:
 265 ; CHECK:       @ %bb.0: @ %entry
 266 ; CHECK-NEXT:    .save {r4, r5, r6, lr}
 267 ; CHECK-NEXT:    push {r4, r5, r6, lr}
 268 ; CHECK-NEXT:    .vsave {d8, d9}
 269 ; CHECK-NEXT:    vpush {d8, d9}
 270 ; CHECK-NEXT:    vmov r2, s4
 271 ; CHECK-NEXT:    movs r0, #0
 272 ; CHECK-NEXT:    vmov lr, s5
 273 ; CHECK-NEXT:    vmov r12, s7
 274 ; CHECK-NEXT:    vmov r5, s0
 275 ; CHECK-NEXT:    vmov r4, s1
 276 ; CHECK-NEXT:    rsbs r3, r2, #0
 277 ; CHECK-NEXT:    sbcs.w r3, r0, lr
 278 ; CHECK-NEXT:    mov.w r3, #0
 279 ; CHECK-NEXT:    it lt
 280 ; CHECK-NEXT:    movlt r3, #1
 281 ; CHECK-NEXT:    cmp r3, #0
 282 ; CHECK-NEXT:    csetm r3, ne
 283 ; CHECK-NEXT:    vmov.32 q2[0], r3
 284 ; CHECK-NEXT:    vmov.32 q2[1], r3
 285 ; CHECK-NEXT:    vmov r3, s6
 286 ; CHECK-NEXT:    rsbs r1, r3, #0
 287 ; CHECK-NEXT:    sbcs.w r1, r0, r12
 288 ; CHECK-NEXT:    mov.w r1, #0
 289 ; CHECK-NEXT:    it lt
 290 ; CHECK-NEXT:    movlt r1, #1
 291 ; CHECK-NEXT:    cmp r1, #0
 292 ; CHECK-NEXT:    csetm r1, ne
 293 ; CHECK-NEXT:    subs r6, r5, r2
 294 ; CHECK-NEXT:    vmov.32 q2[2], r1
 295 ; CHECK-NEXT:    vmov.32 q2[3], r1
 296 ; CHECK-NEXT:    sbc.w r1, r4, lr
 297 ; CHECK-NEXT:    subs r5, r6, r5
 298 ; CHECK-NEXT:    sbcs.w r5, r1, r4
 299 ; CHECK-NEXT:    vmov r4, s2
 300 ; CHECK-NEXT:    mov.w r5, #0
 301 ; CHECK-NEXT:    it lt
 302 ; CHECK-NEXT:    movlt r5, #1
 303 ; CHECK-NEXT:    cmp r5, #0
 304 ; CHECK-NEXT:    csetm r5, ne
 305 ; CHECK-NEXT:    vmov.32 q1[0], r5
 306 ; CHECK-NEXT:    vmov.32 q1[1], r5
 307 ; CHECK-NEXT:    vmov r5, s3
 308 ; CHECK-NEXT:    subs r3, r4, r3
 309 ; CHECK-NEXT:    sbc.w r2, r5, r12
 310 ; CHECK-NEXT:    subs r4, r3, r4
 311 ; CHECK-NEXT:    sbcs.w r5, r2, r5
 312 ; CHECK-NEXT:    it lt
 313 ; CHECK-NEXT:    movlt r0, #1
 314 ; CHECK-NEXT:    cmp r0, #0
 315 ; CHECK-NEXT:    csetm r0, ne
 316 ; CHECK-NEXT:    vmov.32 q1[2], r0
 317 ; CHECK-NEXT:    vmov.32 q1[3], r0
 318 ; CHECK-NEXT:    asrs r0, r1, #31
 319 ; CHECK-NEXT:    veor q0, q2, q1
 320 ; CHECK-NEXT:    vmov.32 q2[0], r0
 321 ; CHECK-NEXT:    vmov.32 q2[1], r0
 322 ; CHECK-NEXT:    asrs r0, r2, #31
 323 ; CHECK-NEXT:    vmov.32 q2[2], r0
 324 ; CHECK-NEXT:    vmov.32 q1[0], r6
 325 ; CHECK-NEXT:    vmov.32 q2[3], r0
 326 ; CHECK-NEXT:    adr r0, .LCPI11_0
 327 ; CHECK-NEXT:    vldrw.u32 q3, [r0]
 328 ; CHECK-NEXT:    adr r0, .LCPI11_1
 329 ; CHECK-NEXT:    vldrw.u32 q4, [r0]
 330 ; CHECK-NEXT:    vmov.32 q1[1], r1
 331 ; CHECK-NEXT:    vmov.32 q1[2], r3
 332 ; CHECK-NEXT:    vbic q3, q3, q2
 333 ; CHECK-NEXT:    vand q2, q4, q2
 334 ; CHECK-NEXT:    vmov.32 q1[3], r2
 335 ; CHECK-NEXT:    vorr q2, q2, q3
 336 ; CHECK-NEXT:    vbic q1, q1, q0
 337 ; CHECK-NEXT:    vand q0, q2, q0
 338 ; CHECK-NEXT:    vorr q0, q0, q1
 339 ; CHECK-NEXT:    vpop {d8, d9}
 340 ; CHECK-NEXT:    pop {r4, r5, r6, pc}
 341 ; CHECK-NEXT:    .p2align 4
 342 ; CHECK-NEXT:  @ %bb.1:
 343 ; CHECK-NEXT:  .LCPI11_0:
 344 ; CHECK-NEXT:    .long 0 @ 0x0
 345 ; CHECK-NEXT:    .long 2147483648 @ 0x80000000
 346 ; CHECK-NEXT:    .long 0 @ 0x0
 347 ; CHECK-NEXT:    .long 2147483648 @ 0x80000000
 348 ; CHECK-NEXT:  .LCPI11_1:
 349 ; CHECK-NEXT:    .long 4294967295 @ 0xffffffff
 350 ; CHECK-NEXT:    .long 2147483647 @ 0x7fffffff
 351 ; CHECK-NEXT:    .long 4294967295 @ 0xffffffff
 352 ; CHECK-NEXT:    .long 2147483647 @ 0x7fffffff
 353 entry:
 354   %0 = call <2 x i64> @llvm.ssub.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 355   ret <2 x i64> %0
 356 }
 357
 358 define arm_aapcs_vfpcc <16 x i8> @usub_int8_t(<16 x i8> %src1, <16 x i8> %src2) {
 359 ; CHECK-LABEL: usub_int8_t:
 360 ; CHECK:       @ %bb.0: @ %entry
 361 ; CHECK-NEXT:    vmax.u8 q0, q0, q1
 362 ; CHECK-NEXT:    vsub.i8 q0, q0, q1
 363 ; CHECK-NEXT:    bx lr
 364 entry:
 365   %0 = call <16 x i8> @llvm.usub.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 366   ret <16 x i8> %0
 367 }
 368
 369 define arm_aapcs_vfpcc <8 x i16> @usub_int16_t(<8 x i16> %src1, <8 x i16> %src2) {
 370 ; CHECK-LABEL: usub_int16_t:
 371 ; CHECK:       @ %bb.0: @ %entry
 372 ; CHECK-NEXT:    vmax.u16 q0, q0, q1
 373 ; CHECK-NEXT:    vsub.i16 q0, q0, q1
 374 ; CHECK-NEXT:    bx lr
 375 entry:
 376   %0 = call <8 x i16> @llvm.usub.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 377   ret <8 x i16> %0
 378 }
 379
 380 define arm_aapcs_vfpcc <4 x i32> @usub_int32_t(<4 x i32> %src1, <4 x i32> %src2) {
 381 ; CHECK-LABEL: usub_int32_t:
 382 ; CHECK:       @ %bb.0: @ %entry
 383 ; CHECK-NEXT:    vmax.u32 q0, q0, q1
 384 ; CHECK-NEXT:    vsub.i32 q0, q0, q1
 385 ; CHECK-NEXT:    bx lr
 386 entry:
 387   %0 = call <4 x i32> @llvm.usub.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 388   ret <4 x i32> %0
 389 }
 390
 391 define arm_aapcs_vfpcc <2 x i64> @usub_int64_t(<2 x i64> %src1, <2 x i64> %src2) {
 392 ; CHECK-LABEL: usub_int64_t:
 393 ; CHECK:       @ %bb.0: @ %entry
 394 ; CHECK-NEXT:    .save {r4, lr}
 395 ; CHECK-NEXT:    push {r4, lr}
 396 ; CHECK-NEXT:    vmov r2, s4
 397 ; CHECK-NEXT:    vmov r3, s0
 398 ; CHECK-NEXT:    vmov r0, s5
 399 ; CHECK-NEXT:    vmov r1, s1
 400 ; CHECK-NEXT:    vmov r4, s2
 401 ; CHECK-NEXT:    subs.w lr, r3, r2
 402 ; CHECK-NEXT:    vmov r2, s6
 403 ; CHECK-NEXT:    sbc.w r12, r1, r0
 404 ; CHECK-NEXT:    subs.w r3, r3, lr
 405 ; CHECK-NEXT:    sbcs.w r1, r1, r12
 406 ; CHECK-NEXT:    vmov r3, s3
 407 ; CHECK-NEXT:    mov.w r1, #0
 408 ; CHECK-NEXT:    mov.w r0, #0
 409 ; CHECK-NEXT:    it lo
 410 ; CHECK-NEXT:    movlo r1, #1
 411 ; CHECK-NEXT:    cmp r1, #0
 412 ; CHECK-NEXT:    csetm r1, ne
 413 ; CHECK-NEXT:    vmov.32 q0[0], lr
 414 ; CHECK-NEXT:    vmov.32 q2[0], r1
 415 ; CHECK-NEXT:    vmov.32 q0[1], r12
 416 ; CHECK-NEXT:    vmov.32 q2[1], r1
 417 ; CHECK-NEXT:    vmov r1, s7
 418 ; CHECK-NEXT:    subs r2, r4, r2
 419 ; CHECK-NEXT:    vmov.32 q0[2], r2
 420 ; CHECK-NEXT:    sbc.w r1, r3, r1
 421 ; CHECK-NEXT:    subs r4, r4, r2
 422 ; CHECK-NEXT:    sbcs r3, r1
 423 ; CHECK-NEXT:    it lo
 424 ; CHECK-NEXT:    movlo r0, #1
 425 ; CHECK-NEXT:    cmp r0, #0
 426 ; CHECK-NEXT:    vmov.32 q0[3], r1
 427 ; CHECK-NEXT:    csetm r0, ne
 428 ; CHECK-NEXT:    vmov.32 q2[2], r0
 429 ; CHECK-NEXT:    vmov.32 q2[3], r0
 430 ; CHECK-NEXT:    vbic q0, q0, q2
 431 ; CHECK-NEXT:    pop {r4, pc}
 432 entry:
 433   %0 = call <2 x i64> @llvm.usub.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 434   ret <2 x i64> %0
 435 }
 436
 437
 438 declare <16 x i8> @llvm.sadd.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 439 declare <8 x i16> @llvm.sadd.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 440 declare <4 x i32> @llvm.sadd.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 441 declare <2 x i64> @llvm.sadd.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 442 declare <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 443 declare <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 444 declare <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 445 declare <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 446 declare <16 x i8> @llvm.ssub.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 447 declare <8 x i16> @llvm.ssub.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 448 declare <4 x i32> @llvm.ssub.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 449 declare <2 x i64> @llvm.ssub.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)
 450 declare <16 x i8> @llvm.usub.sat.v16i8(<16 x i8> %src1, <16 x i8> %src2)
 451 declare <8 x i16> @llvm.usub.sat.v8i16(<8 x i16> %src1, <8 x i16> %src2)
 452 declare <4 x i32> @llvm.usub.sat.v4i32(<4 x i32> %src1, <4 x i32> %src2)
 453 declare <2 x i64> @llvm.usub.sat.v2i64(<2 x i64> %src1, <2 x i64> %src2)