test/CodeGen/RISCV/add-before-shl.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -mtriple=riscv32 -verify-machineinstrs < %s \
   3 ; RUN:   | FileCheck -check-prefix=RV32I %s
   4 ; RUN: llc -mtriple=riscv64 -verify-machineinstrs < %s \
   5 ; RUN:   | FileCheck -check-prefix=RV64I %s
   6
   7 ; These test that constant adds are not moved after shifts by DAGCombine,
   8 ; if the constant is cheaper to materialise before it has been shifted.
   9
  10 define signext i32 @add_small_const(i32 signext %a) nounwind {
  11 ; RV32I-LABEL: add_small_const:
  12 ; RV32I:       # %bb.0:
  13 ; RV32I-NEXT:    addi a0, a0, 1
  14 ; RV32I-NEXT:    slli a0, a0, 24
  15 ; RV32I-NEXT:    srai a0, a0, 24
  16 ; RV32I-NEXT:    ret
  17 ;
  18 ; RV64I-LABEL: add_small_const:
  19 ; RV64I:       # %bb.0:
  20 ; RV64I-NEXT:    addi a0, a0, 1
  21 ; RV64I-NEXT:    slli a0, a0, 56
  22 ; RV64I-NEXT:    srai a0, a0, 56
  23 ; RV64I-NEXT:    ret
  24   %1 = add i32 %a, 1
  25   %2 = shl i32 %1, 24
  26   %3 = ashr i32 %2, 24
  27   ret i32 %3
  28 }
  29
  30 define signext i32 @add_large_const(i32 signext %a) nounwind {
  31 ; RV32I-LABEL: add_large_const:
  32 ; RV32I:       # %bb.0:
  33 ; RV32I-NEXT:    slli a0, a0, 16
  34 ; RV32I-NEXT:    lui a1, 65520
  35 ; RV32I-NEXT:    add a0, a0, a1
  36 ; RV32I-NEXT:    srai a0, a0, 16
  37 ; RV32I-NEXT:    ret
  38 ;
  39 ; RV64I-LABEL: add_large_const:
  40 ; RV64I:       # %bb.0:
  41 ; RV64I-NEXT:    lui a1, 1
  42 ; RV64I-NEXT:    addiw a1, a1, -1
  43 ; RV64I-NEXT:    add a0, a0, a1
  44 ; RV64I-NEXT:    slli a0, a0, 48
  45 ; RV64I-NEXT:    srai a0, a0, 48
  46 ; RV64I-NEXT:    ret
  47   %1 = add i32 %a, 4095
  48   %2 = shl i32 %1, 16
  49   %3 = ashr i32 %2, 16
  50   ret i32 %3
  51 }
  52
  53 define signext i32 @add_huge_const(i32 signext %a) nounwind {
  54 ; RV32I-LABEL: add_huge_const:
  55 ; RV32I:       # %bb.0:
  56 ; RV32I-NEXT:    slli a0, a0, 16
  57 ; RV32I-NEXT:    lui a1, 524272
  58 ; RV32I-NEXT:    add a0, a0, a1
  59 ; RV32I-NEXT:    srai a0, a0, 16
  60 ; RV32I-NEXT:    ret
  61 ;
  62 ; RV64I-LABEL: add_huge_const:
  63 ; RV64I:       # %bb.0:
  64 ; RV64I-NEXT:    lui a1, 8
  65 ; RV64I-NEXT:    addiw a1, a1, -1
  66 ; RV64I-NEXT:    add a0, a0, a1
  67 ; RV64I-NEXT:    slli a0, a0, 48
  68 ; RV64I-NEXT:    srai a0, a0, 48
  69 ; RV64I-NEXT:    ret
  70   %1 = add i32 %a, 32767
  71   %2 = shl i32 %1, 16
  72   %3 = ashr i32 %2, 16
  73   ret i32 %3
  74 }
  75
  76 define signext i24 @add_non_machine_type(i24 signext %a) nounwind {
  77 ; RV32I-LABEL: add_non_machine_type:
  78 ; RV32I:       # %bb.0:
  79 ; RV32I-NEXT:    addi a0, a0, 256
  80 ; RV32I-NEXT:    slli a0, a0, 20
  81 ; RV32I-NEXT:    srai a0, a0, 8
  82 ; RV32I-NEXT:    ret
  83 ;
  84 ; RV64I-LABEL: add_non_machine_type:
  85 ; RV64I:       # %bb.0:
  86 ; RV64I-NEXT:    addi a0, a0, 256
  87 ; RV64I-NEXT:    slli a0, a0, 52
  88 ; RV64I-NEXT:    srai a0, a0, 40
  89 ; RV64I-NEXT:    ret
  90   %1 = add i24 %a, 256
  91   %2 = shl i24 %1, 12
  92   ret i24 %2
  93 }