lib/Target/Mips/MipsScheduleGeneric.td

   1 //=- MipsScheduleGeneric.td - Generic Scheduling Definitions -*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the interAptiv processor in a manner of speaking. It
  10 // describes a hypothetical version of the in-order MIPS32R2 interAptiv with all
  11 // branches of the MIPS ISAs, ASEs and ISA variants. The itinerary lists are
  12 // broken down into per ISA lists, so that this file can be used to rapidly
  13 // develop new schedule models.
  14 //
  15 //===----------------------------------------------------------------------===//
  16 def MipsGenericModel : SchedMachineModel {
  17   int IssueWidth = 1;
  18   int MicroOpBufferSize = 0;
  19
  20   // These figures assume an L1 hit.
  21   int LoadLatency = 2;
  22   int MispredictPenalty = 4;
  23
  24   int HighLatency = 37;
  25   list<Predicate> UnsupportedFeatures = [];
  26
  27   let CompleteModel = 0;
  28   let PostRAScheduler = 1;
  29
  30   // FIXME: Remove when all errors have been fixed.
  31   let FullInstRWOverlapCheck = 0;
  32 }
  33
  34 let SchedModel = MipsGenericModel in {
  35
  36 // ALU Pipeline
  37 // ============
  38
  39 def GenericALU : ProcResource<1> { let BufferSize = 1; }
  40 def GenericIssueALU : ProcResource<1> { let Super = GenericALU; }
  41
  42 def GenericWriteALU : SchedWriteRes<[GenericIssueALU]>;
  43
  44 // and, lui, nor, or, slti, sltiu, sub, subu, xor
  45 // add, addi, addiu, addu, andi, ori, rotr, se[bh], sllv?, sr[al]v?, slt, sltu,
  46 // xori
  47 def : ItinRW<[GenericWriteALU], [II_ADD, II_ADDU, II_ADDI, II_ADDIU, II_ANDI,
  48                                  II_AND, II_ANDI, II_CLO, II_CLZ, II_EXT,
  49                                  II_INS, II_LUI, II_MULT, II_MULTU, II_NOR,
  50                                  II_ORI, II_OR, II_ROTR, II_ROTRV, II_SEB,
  51                                  II_SEH, II_SLTI_SLTIU, II_SLT_SLTU, II_SLL,
  52                                  II_SRA, II_SRL, II_SLLV, II_SRAV, II_SRLV,
  53                                  II_SSNOP, II_SUB, II_SUBU, II_WSBH, II_XOR,
  54                                  II_XORI]>;
  55
  56 def : InstRW<[GenericWriteALU], (instrs COPY)>;
  57
  58 def GenericMDU : ProcResource<1> { let BufferSize = 1; }
  59 def GenericIssueMDU : ProcResource<1> { let Super = GenericALU; }
  60 def GenericIssueDIV : ProcResource<1> { let Super = GenericMDU; }
  61 def GenericWriteHILO : SchedWriteRes<[GenericIssueMDU]>;
  62 def GenericWriteALULong : SchedWriteRes<[GenericIssueALU]> { let Latency = 5; }
  63 def GenericWriteMove : SchedWriteRes<[GenericIssueALU]> { let Latency = 2; }
  64
  65 def : ItinRW<[GenericWriteHILO], [II_MADD, II_MADDU, II_MSUB, II_MSUBU]>;
  66
  67 def GenericWriteMDUtoGPR : SchedWriteRes<[GenericIssueMDU]> {
  68   let Latency = 5;
  69 }
  70
  71 def : ItinRW<[GenericWriteMDUtoGPR], [II_MUL]>;
  72
  73 def GenericWriteDIV : SchedWriteRes<[GenericIssueDIV]> {
  74   // Estimated worst case
  75   let Latency = 33;
  76   let ResourceCycles = [33];
  77 }
  78 def GenericWriteDIVU : SchedWriteRes<[GenericIssueDIV]> {
  79   // Estimated worst case
  80   let Latency = 31;
  81   let ResourceCycles = [31];
  82 }
  83
  84 def : ItinRW<[GenericWriteDIV], [II_DIV]>;
  85
  86 def : ItinRW<[GenericWriteDIVU], [II_DIVU]>;
  87
  88 // MIPS64
  89 // ======
  90
  91 def : ItinRW<[GenericWriteALU], [II_DADDIU, II_DADDU, II_DADDI, II_DADD,
  92                                  II_DCLO, II_DCLZ, II_DROTR, II_DROTR32,
  93                                  II_DROTRV, II_DSBH, II_DSHD, II_DSLL,
  94                                  II_DSLL32, II_DSLLV, II_DSRA, II_DSRA32,
  95                                  II_DSRAV, II_DSRL, II_DSRL32, II_DSRLV,
  96                                  II_DSUBU, II_DSUB]>;
  97
  98 def : ItinRW<[GenericWriteDIV], [II_DDIV]>;
  99
 100 def : ItinRW<[GenericWriteDIVU], [II_DDIVU]>;
 101
 102 def : ItinRW<[GenericWriteMDUtoGPR], [II_DMUL]>;
 103
 104 def : ItinRW<[GenericWriteHILO], [II_DMULU, II_DMULT, II_DMULTU]>;
 105
 106 // MIPS16e
 107 // =======
 108
 109 def : ItinRW<[GenericWriteALU], [IIM16Alu, IIPseudo]>;
 110
 111 // microMIPS
 112 // =========
 113
 114 def : ItinRW<[GenericWriteALU], [II_MOVE, II_LI, II_NOT]>;
 115
 116 // MIPSR6
 117 // ======
 118
 119 def GenericWriteMul : SchedWriteRes<[GenericIssueMDU]> { let Latency = 4; }
 120 def : ItinRW<[GenericWriteMul], [II_MUH, II_MUHU, II_MULU]>;
 121
 122 def : ItinRW<[GenericWriteDIV], [II_MOD, II_MODU]>;
 123
 124 def : ItinRW<[GenericWriteALU], [II_ADDIUPC, II_ALIGN, II_ALUIPC, II_AUI,
 125                                  II_AUIPC, II_BITSWAP, II_LSA, II_SELCCZ]>;
 126
 127 // MIPS64R6
 128 // ========
 129
 130 def : ItinRW<[GenericWriteALU], [II_DALIGN, II_DAHI, II_DATI, II_DAUI,
 131                                II_DBITSWAP, II_DLSA]>;
 132
 133 def : ItinRW<[GenericWriteMDUtoGPR], [II_DMUH, II_DMUHU]>;
 134 def : ItinRW<[GenericWriteDIV], [II_DMOD, II_DMODU]>;
 135
 136 // clo, clz, di, mfhi, mflo
 137 def : ItinRW<[GenericWriteALULong], [II_MFHI_MFLO]>;
 138 def : ItinRW<[GenericWriteALU], [II_MOVN, II_MOVZ]>;
 139 def : ItinRW<[GenericWriteMove], [II_MTHI_MTLO, II_RDHWR]>;
 140
 141
 142 // CTISTD Pipeline
 143 // ---------------
 144
 145 def GenericIssueCTISTD : ProcResource<1> { let Super = GenericALU; }
 146
 147 def GenericLDST : ProcResource<1> { let BufferSize = 1; }
 148 def GenericIssueLDST : ProcResource<1> { let Super = GenericLDST; }
 149
 150 def GenericWriteJump : SchedWriteRes<[GenericIssueCTISTD]>;
 151 def GenericWriteJumpAndLink : SchedWriteRes<[GenericIssueCTISTD]> {
 152   let Latency = 2;
 153 }
 154
 155 // b, beq, beql, bg[et]z, bl[et]z, bne, bnel, j, syscall, jal, bltzal, jalx,
 156 // jalr, jr.hb, jr, jalr.hb, jarlc, jialc
 157 def : ItinRW<[GenericWriteJump], [II_B, II_BCC, II_BCCZ, II_BCCZAL, II_J,
 158                                   II_JR, II_JR_HB, II_ERET, II_ERETNC,
 159                                   II_DERET]>;
 160
 161 def : ItinRW<[GenericWriteJumpAndLink], [II_JAL, II_JALR, II_JALR_HB,
 162                                          II_BC2CCZ]>;
 163
 164 def : ItinRW<[GenericWriteJump], [II_JRC, II_JRADDIUSP]>;
 165
 166 def : ItinRW<[GenericWriteJumpAndLink], [II_BCCZALS, II_JALS, II_JALRS]>;
 167
 168 // MIPSR6
 169 // ======
 170
 171 def : ItinRW<[GenericWriteJumpAndLink], [II_BALC, II_JALRC, II_JIALC]>;
 172
 173 def : ItinRW<[GenericWriteJump], [II_JIC, II_BC, II_BCCC, II_BCCZC]>;
 174
 175
 176 def GenericWriteTrap : SchedWriteRes<[GenericIssueCTISTD]>;
 177
 178 def : ItinRW<[GenericWriteTrap], [II_BREAK, II_SYSCALL, II_TEQ, II_TEQI,
 179                                   II_TGE, II_TGEI, II_TGEIU, II_TGEU, II_TNE,
 180                                   II_TNEI, II_TLT, II_TLTI, II_TLTU, II_TTLTIU,
 181                                   II_TRAP, II_SDBBP, II_SIGRIE]>;
 182
 183 // COP0 Pipeline
 184 // =============
 185
 186 def GenericCOP0 : ProcResource<1> { let BufferSize = 1; }
 187
 188 def GenericIssueCOP0 : ProcResource<1> { let Super = GenericCOP0; }
 189 def GenericWriteCOP0TLB : SchedWriteRes<[GenericIssueCOP0]> { let Latency = 4; }
 190 def GenericWriteCOP0 : SchedWriteRes<[GenericIssueCOP0]> { let Latency = 3; }
 191 def GenericReadCOP0 : SchedWriteRes<[GenericIssueCOP0]> { let Latency = 2; }
 192 def GenericReadWritePGPR : SchedWriteRes<[GenericIssueCOP0]>;
 193 def GenericReadWriteCOP0Long : SchedWriteRes<[GenericIssueCOP0]> {
 194   let Latency = 5;
 195 }
 196 def GenericWriteCOP0Short : SchedWriteRes<[GenericIssueCOP0]>;
 197
 198 def : ItinRW<[GenericWriteCOP0TLB], [II_TLBP, II_TLBR, II_TLBWI, II_TLBWR]>;
 199 def : ItinRW<[GenericWriteCOP0TLB], [II_TLBINV, II_TLBINVF]>;
 200
 201 def : ItinRW<[GenericReadCOP0], [II_MFC0]>;
 202 def : ItinRW<[GenericWriteCOP0], [II_MTC0]>;
 203
 204 def : ItinRW<[GenericWriteCOP0], [II_EVP, II_DVP]>;
 205
 206 // MIPSR5
 207 // ======
 208 def : ItinRW<[GenericReadCOP0], [II_MFHC0]>;
 209 def : ItinRW<[GenericWriteCOP0], [II_MTHC0]>;
 210
 211 // MIPS64
 212 // ======
 213
 214 def : ItinRW<[GenericReadCOP0], [II_DMFC0]>;
 215 def : ItinRW<[GenericWriteCOP0], [II_DMTC0]>;
 216
 217 def : ItinRW<[GenericWriteCOP0], [II_RDPGPR, II_WRPGPR]>;
 218
 219 def : ItinRW<[GenericWriteCOP0], [II_DI, II_EI]>;
 220
 221 def : ItinRW<[GenericWriteCOP0], [II_EHB, II_PAUSE, II_WAIT]>;
 222
 223 def GenericCOP2 : ProcResource<1> { let BufferSize = 1; }
 224 def GenericWriteCOPOther : SchedWriteRes<[GenericCOP2]>;
 225
 226 def : ItinRW<[GenericWriteCOPOther], [II_MFC2, II_MTC2, II_DMFC2, II_DMTC2]>;
 227
 228 // LDST Pipeline
 229 // -------------
 230
 231 def GenericWriteLoad : SchedWriteRes<[GenericIssueLDST]> {
 232   let Latency = 2;
 233 }
 234
 235 def GenericWritePref : SchedWriteRes<[GenericIssueLDST]>;
 236 def GenericWriteSync : SchedWriteRes<[GenericIssueLDST]>;
 237 def GenericWriteCache : SchedWriteRes<[GenericIssueLDST]> { let Latency = 5; }
 238
 239 def GenericWriteStore : SchedWriteRes<[GenericIssueLDST]>;
 240 def GenericWriteStoreSC : SchedWriteRes<[GenericIssueLDST]> { let Latency = 2; }
 241
 242 def GenericWriteGPRFromBypass : SchedWriteRes<[GenericIssueLDST]> {
 243   let Latency = 2;
 244 }
 245
 246 def GenericWriteStoreFromOtherUnits : SchedWriteRes<[GenericIssueLDST]>;
 247 def GenericWriteLoadToOtherUnits : SchedWriteRes<[GenericIssueLDST]> {
 248   let Latency = 0;
 249 }
 250
 251 // l[bhw], l[bh]u, ll
 252 def : ItinRW<[GenericWriteLoad], [II_LB, II_LBU, II_LH, II_LHU, II_LW, II_LL,
 253                                   II_LWC2, II_LWC3, II_LDC2, II_LDC3]>;
 254
 255 // lw[lr]
 256 def : ItinRW<[GenericWriteLoad], [II_LWL, II_LWR]>;
 257
 258 // MIPS64 loads
 259 def : ItinRW<[GenericWriteLoad], [II_LD, II_LLD, II_LWU]>;
 260
 261 // ld[lr]
 262 def : ItinRW<[GenericWriteLoad], [II_LDL, II_LDR]>;
 263
 264 // MIPS32 EVA
 265 def : ItinRW<[GenericWriteLoad], [II_LBE, II_LBUE, II_LHE, II_LHUE, II_LWE,
 266                                   II_LLE]>;
 267
 268 def : ItinRW<[GenericWriteLoad], [II_LWLE, II_LWRE]>;
 269
 270 // MIPS MT instructions
 271 // ====================
 272
 273 def : ItinRW<[GenericWriteMove], [II_DMT, II_DVPE, II_EMT, II_EVPE, II_MFTR,
 274                                   II_MTTR]>;
 275
 276 def : ItinRW<[GenericReadWriteCOP0Long], [II_YIELD]>;
 277
 278 def : ItinRW<[GenericWriteCOP0Short], [II_FORK]>;
 279
 280 // MIPS32R6 and MIPS16e
 281 // ====================
 282
 283 def : ItinRW<[GenericWriteLoad], [II_LWPC]>;
 284
 285 // MIPS64R6
 286 // ====================
 287
 288 def : ItinRW<[GenericWriteLoad], [II_LWUPC, II_LDPC]>;
 289
 290
 291 // s[bhw], sc, s[dw]c[23]
 292 def : ItinRW<[GenericWriteStore], [II_SB, II_SH, II_SW, II_SWC2, II_SWC3,
 293                                    II_SDC2, II_SDC3]>;
 294
 295 def : ItinRW<[GenericWriteStoreSC], [II_SC]>;
 296
 297 // PreMIPSR6 sw[lr]
 298 def : ItinRW<[GenericWriteStore], [II_SWL, II_SWR]>;
 299
 300 // EVA ASE stores
 301 def : ItinRW<[GenericWriteStore], [II_SBE, II_SHE, II_SWE, II_SCE]>;
 302
 303 def : ItinRW<[GenericWriteStore], [II_SWLE, II_SWRE]>;
 304
 305 // MIPS64
 306 // ======
 307
 308 def : ItinRW<[GenericWriteStore], [II_SD, II_SCD]>;
 309
 310 // PreMIPSR6 stores
 311 // ================
 312
 313 def : ItinRW<[GenericWriteStore], [II_SDL, II_SDR]>;
 314
 315 // MIPS16e
 316 // =======
 317
 318 def : ItinRW<[GenericWriteLoad], [II_RESTORE]>;
 319
 320 def : ItinRW<[GenericWriteStore], [II_SAVE]>;
 321
 322 // microMIPS
 323 // =========
 324
 325 def : ItinRW<[GenericWriteLoad], [II_LWM, II_LWP, II_LWXS]>;
 326
 327 def : ItinRW<[GenericWriteStore], [II_SWM, II_SWP]>;
 328
 329 // pref
 330 def : ItinRW<[GenericWritePref], [II_PREF]>;
 331
 332 def : ItinRW<[GenericWritePref], [II_PREFE]>;
 333
 334 // cache
 335 def : ItinRW<[GenericWriteCache], [II_CACHE]>;
 336
 337 def : ItinRW<[GenericWriteCache], [II_CACHEE]>;
 338
 339 // sync
 340 def : ItinRW<[GenericWriteSync], [II_SYNC]>;
 341
 342 def : ItinRW<[GenericWriteSync], [II_SYNCI]>;
 343
 344 // FPU Pipelines
 345 // =============
 346
 347 def GenericFPQ : ProcResource<1> { let BufferSize = 1; }
 348 def GenericIssueFPUS : ProcResource<1> { let Super = GenericFPQ; }
 349 def GenericIssueFPUL : ProcResource<1> { let Super = GenericFPQ; }
 350 def GenericIssueFPULoad : ProcResource<1> { let Super = GenericFPQ; }
 351 def GenericIssueFPUStore : ProcResource<1> { let Super = GenericFPQ; }
 352 def GenericIssueFPUMove : ProcResource<1> { let Super = GenericFPQ; }
 353 def GenericFPUDivSqrt : ProcResource<1> { let Super = GenericFPQ; }
 354
 355 // The floating point compare of the 24k series including interAptiv has a
 356 // listed latency of 1-2. Using the higher latency here.
 357
 358 def GenericWriteFPUCmp : SchedWriteRes<[GenericIssueFPUS]> { let Latency = 2; }
 359 def GenericWriteFPUS : SchedWriteRes<[GenericIssueFPUS]> { let Latency = 4; }
 360 def GenericWriteFPUL : SchedWriteRes<[GenericIssueFPUL]> { let Latency = 5; }
 361 def GenericWriteFPUStore : SchedWriteRes<[GenericIssueFPUStore]> { let
 362   Latency = 1;
 363 }
 364 def GenericWriteFPULoad : SchedWriteRes<[GenericIssueFPULoad]> {
 365   let Latency = 2;
 366 }
 367 def GenericWriteFPUMoveFP : SchedWriteRes<[GenericIssueFPUMove]> {
 368   let Latency = 4;
 369 }
 370 def GenericWriteFPUMoveGPRFPU : SchedWriteRes<[GenericIssueFPUMove]> {
 371   let Latency = 2;
 372 }
 373 def GenericWriteFPUDivS : SchedWriteRes<[GenericFPUDivSqrt]> {
 374   let Latency = 17;
 375   let ResourceCycles = [ 14 ];
 376 }
 377 def GenericWriteFPUDivD : SchedWriteRes<[GenericFPUDivSqrt]> {
 378   let Latency = 32;
 379   let ResourceCycles = [ 29 ];
 380 }
 381 def GenericWriteFPURcpS : SchedWriteRes<[GenericFPUDivSqrt]> {
 382   let Latency = 13;
 383   let ResourceCycles = [ 10 ];
 384 }
 385 def GenericWriteFPURcpD : SchedWriteRes<[GenericFPUDivSqrt]> {
 386   let Latency = 25;
 387   let ResourceCycles = [ 21 ];
 388 }
 389 def GenericWriteFPURsqrtS : SchedWriteRes<[GenericFPUDivSqrt]> {
 390   let Latency = 17;
 391   let ResourceCycles = [ 14 ];
 392 }
 393 def GenericWriteFPURsqrtD : SchedWriteRes<[GenericFPUDivSqrt]> {
 394   let Latency = 32;
 395   let ResourceCycles = [ 29 ];
 396 }
 397 def GenericWriteFPUSqrtS : SchedWriteRes<[GenericFPUDivSqrt]> {
 398   let Latency = 17;
 399   let ResourceCycles = [ 14 ];
 400 }
 401 def GenericWriteFPUSqrtD : SchedWriteRes<[GenericFPUDivSqrt]> {
 402   let Latency = 29;
 403   let ResourceCycles = [ 29 ];
 404 }
 405
 406 // Floating point compare and branch
 407 // ---------------------------------
 408 //
 409 // c.<cc>.[ds], bc1[tf], bc1[tf]l
 410 def : ItinRW<[GenericWriteFPUCmp], [II_C_CC_D, II_C_CC_S, II_BC1F, II_BC1T,
 411                                     II_BC1FL, II_BC1TL]>;
 412
 413 def : ItinRW<[GenericWriteFPUCmp], [II_CMP_CC_D, II_CMP_CC_S]>;
 414
 415 // Short Pipe
 416 // ----------
 417 //
 418 // abs.[ds], abs.ps, add.[ds], neg.[ds], neg.ps, madd.s, msub.s, nmadd,s
 419 // nmsub.s, sub.[ds], mul.s
 420
 421 def : ItinRW<[GenericWriteFPUS], [II_ABS, II_ADD_D, II_ADD_S, II_MADD_S,
 422                                   II_MSUB_S, II_MUL_S, II_NEG, II_NMADD_S,
 423                                   II_NMSUB_S, II_SUB_S, II_SUB_D]>;
 424 // mov[tf].[ds]
 425
 426 def : ItinRW<[GenericWriteFPUS], [II_MOVF_S, II_MOVF_D, II_MOVT_S, II_MOVT_D]>;
 427
 428 // MIPSR6
 429 // ------
 430 //
 431 // sel(eq|ne).[ds], max.[ds], maxa.[ds], min.[ds], mina.[ds], class.[ds]
 432 def : ItinRW<[GenericWriteFPUS], [II_SELCCZ_S, II_SELCCZ_D, II_MAX_S,
 433                                   II_MAX_D, II_MAXA_S, II_MAXA_D, II_MIN_S,
 434                                   II_MIN_D, II_MINA_S, II_MINA_D, II_CLASS_S,
 435                                   II_CLASS_D]>;
 436
 437 // Long Pipe
 438 // ----------
 439 //
 440 // nmadd.d, nmsub.d, mul.[ds], mul.ps, ceil.[wl].[sd], cvt.d.[sw], cvt.s.[dw],
 441 // cvt.w.[sd], cvt.[sw].ps, trunc.w.[ds], trunc.w.ps, floor.[ds],
 442 // round.[lw].[ds], floor.[lw].ds
 443
 444 // madd.d, msub.dm mul.d, mul.ps, nmadd.d, nmsub.d, ceil.[wl].[sd], cvt.d.[sw],
 445 // cvt.s.[dw], cvt.w.[sd], cvt.[sw].ps, round.[lw].[ds], floor.[lw].ds,
 446 // trunc.w.[ds], trunc.w.ps,
 447 def : ItinRW<[GenericWriteFPUL], [II_MADD_D, II_MSUB_D, II_MUL_D, II_NMADD_D,
 448                                   II_NMSUB_D, II_CEIL, II_CVT,
 449                                   II_FLOOR, II_ROUND, II_TRUNC]>;
 450
 451 // div.[ds], div.ps
 452 def : ItinRW<[GenericWriteFPUDivS], [II_DIV_S]>;
 453 def : ItinRW<[GenericWriteFPUDivD], [II_DIV_D]>;
 454
 455 // sqrt.[ds], sqrt.ps
 456 def : ItinRW<[GenericWriteFPUSqrtS], [II_SQRT_S]>;
 457 def : ItinRW<[GenericWriteFPUSqrtD], [II_SQRT_D]>;
 458
 459 // rsqrt.[ds], recip.[ds]
 460 def : ItinRW<[GenericWriteFPURcpS], [II_RECIP_S, II_RSQRT_S]>;
 461 def : ItinRW<[GenericWriteFPURcpD], [II_RECIP_D, II_RSQRT_D]>;
 462
 463 // MIPSR6
 464 // ======
 465 //
 466 // rint.[ds]
 467 def : ItinRW<[GenericWriteFPUL], [II_RINT_S, II_RINT_D]>;
 468
 469 // Load Pipe
 470 // ---------
 471
 472 // ctc1, mtc1, mthc1, cfc1, mfc1, mfhc1
 473 def : ItinRW<[GenericWriteFPUMoveGPRFPU], [II_CFC1, II_CTC1, II_MFC1, II_MFHC1,
 474                                            II_MTC1, II_MTHC1]>;
 475
 476 // swc1, swxc1
 477 def : ItinRW<[GenericWriteFPUStore], [II_SDC1, II_SDXC1, II_SUXC1, II_SWC1,
 478                                       II_SWXC1]>;
 479
 480 // movn.[ds], movz.[ds]
 481 def : ItinRW<[GenericWriteFPUMoveFP], [II_MOV_D, II_MOV_S, II_MOVF, II_MOVT,
 482                                        II_MOVN_D, II_MOVN_S, II_MOVZ_D,
 483                                        II_MOVZ_S]>;
 484
 485 // l[dw]x?c1
 486 def : ItinRW<[GenericWriteFPULoad], [II_LDC1, II_LDXC1, II_LUXC1, II_LWC1,
 487                                      II_LWXC1]>;
 488
 489 // MIPS64
 490 // ======
 491
 492 def : ItinRW<[GenericWriteFPUMoveGPRFPU], [II_DMFC1, II_DMTC1]>;
 493
 494 // MIPSR6
 495 // ======
 496
 497 def : ItinRW<[GenericWriteFPUS], [II_MADDF_S, II_MSUBF_S]>;
 498
 499 def : ItinRW<[GenericWriteFPUS], [II_MADDF_D, II_MSUBF_D]>;
 500
 501 def : ItinRW<[GenericWriteFPUCmp], [II_BC1CCZ, II_SEL_D, II_SEL_S]>;
 502
 503 // Cavium Networks MIPS (cnMIPS) - Octeon, HasCnMips
 504 // =================================================
 505
 506 def : ItinRW<[GenericWriteALU], [II_SEQ_SNE, II_SEQI_SNEI, II_POP, II_BADDU,
 507                                  II_BBIT]>;
 508
 509 // MIPS DSP ASE, HasDSP
 510 // ====================
 511
 512 def GenericDSP : ProcResource<1> { let BufferSize = 1; }
 513 def GenericDSPShort : SchedWriteRes<[GenericDSP]> { let Latency = 2; }
 514 def GenericDSPLong : SchedWriteRes<[GenericDSP]> { let Latency = 6; }
 515 def GenericDSPBypass : SchedWriteRes<[GenericDSP]> { let Latency = 1; }
 516 def GenericDSPMTHILO : SchedWriteRes<[GenericDSP]> { let Latency = 5; }
 517 def GenericDSPLoad : SchedWriteRes<[GenericDSP]> { let Latency = 4; }
 518 def GenericDSPMTHLIP : SchedWriteRes<[GenericDSP]> { let Latency = 5; }
 519
 520 def : InstRW<[GenericDSPLong], (instregex "^EXTRV_RS_W$")>;
 521 def : InstRW<[GenericDSPLong], (instregex "^EXTRV_R_W$")>;
 522 def : InstRW<[GenericDSPLong], (instregex "^EXTRV_S_H$")>;
 523 def : InstRW<[GenericDSPLong], (instregex "^EXTRV_W$")>;
 524 def : InstRW<[GenericDSPLong], (instregex "^EXTR_RS_W$")>;
 525 def : InstRW<[GenericDSPLong], (instregex "^EXTR_R_W$")>;
 526 def : InstRW<[GenericDSPLong], (instregex "^EXTR_S_H$")>;
 527 def : InstRW<[GenericDSPLong], (instregex "^EXTR_W$")>;
 528 def : InstRW<[GenericDSPLong], (instregex "^INSV$")>;
 529
 530 def : InstRW<[GenericDSPMTHLIP], (instregex "^MTHLIP$")>;
 531 def : InstRW<[GenericDSPMTHILO], (instregex "^MTHI_DSP$")>;
 532 def : InstRW<[GenericDSPMTHILO], (instregex "^MTLO_DSP$")>;
 533
 534 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_PH$")>;
 535 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_W$")>;
 536 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_PH$")>;
 537 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_S_PH$")>;
 538 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_S_W$")>;
 539 def : InstRW<[GenericDSPShort], (instregex "^ADDSC$")>;
 540 def : InstRW<[GenericDSPShort], (instregex "^ADDU_QB$")>;
 541 def : InstRW<[GenericDSPShort], (instregex "^ADDU_S_QB$")>;
 542 def : InstRW<[GenericDSPShort], (instregex "^ADDWC$")>;
 543 def : InstRW<[GenericDSPShort], (instregex "^BITREV$")>;
 544 def : InstRW<[GenericDSPShort], (instregex "^BPOSGE32$")>;
 545 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_EQ_QB$")>;
 546 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_LE_QB$")>;
 547 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_LT_QB$")>;
 548 def : InstRW<[GenericDSPShort], (instregex "^CMPU_EQ_QB$")>;
 549 def : InstRW<[GenericDSPShort], (instregex "^CMPU_LE_QB$")>;
 550 def : InstRW<[GenericDSPShort], (instregex "^CMPU_LT_QB$")>;
 551 def : InstRW<[GenericDSPShort], (instregex "^CMP_EQ_PH$")>;
 552 def : InstRW<[GenericDSPShort], (instregex "^CMP_LE_PH$")>;
 553 def : InstRW<[GenericDSPShort], (instregex "^CMP_LT_PH$")>;
 554 def : InstRW<[GenericDSPShort], (instregex "^DPAQ_SA_L_W$")>;
 555 def : InstRW<[GenericDSPShort], (instregex "^DPAQ_S_W_PH$")>;
 556 def : InstRW<[GenericDSPShort], (instregex "^DPAU_H_QBL$")>;
 557 def : InstRW<[GenericDSPShort], (instregex "^DPAU_H_QBR$")>;
 558 def : InstRW<[GenericDSPShort], (instregex "^DPSQ_SA_L_W$")>;
 559 def : InstRW<[GenericDSPShort], (instregex "^DPSQ_S_W_PH$")>;
 560 def : InstRW<[GenericDSPShort], (instregex "^DPSU_H_QBL$")>;
 561 def : InstRW<[GenericDSPShort], (instregex "^DPSU_H_QBR$")>;
 562 def : InstRW<[GenericDSPShort], (instregex "^EXTPDPV$")>;
 563 def : InstRW<[GenericDSPShort], (instregex "^EXTPDP$")>;
 564 def : InstRW<[GenericDSPShort], (instregex "^EXTPV$")>;
 565 def : InstRW<[GenericDSPShort], (instregex "^EXTP$")>;
 566 def : InstRW<[GenericDSPShort], (instregex "^LBUX$")>;
 567 def : InstRW<[GenericDSPShort], (instregex "^LHX$")>;
 568 def : InstRW<[GenericDSPShort], (instregex "^LWX$")>;
 569 def : InstRW<[GenericDSPShort], (instregex "^MADDU_DSP$")>;
 570 def : InstRW<[GenericDSPShort], (instregex "^MADD_DSP$")>;
 571 def : InstRW<[GenericDSPShort], (instregex "^MAQ_SA_W_PHL$")>;
 572 def : InstRW<[GenericDSPShort], (instregex "^MAQ_SA_W_PHR$")>;
 573 def : InstRW<[GenericDSPShort], (instregex "^MAQ_S_W_PHL$")>;
 574 def : InstRW<[GenericDSPShort], (instregex "^MAQ_S_W_PHR$")>;
 575 def : InstRW<[GenericDSPShort], (instregex "^MFHI_DSP$")>;
 576 def : InstRW<[GenericDSPShort], (instregex "^MFLO_DSP$")>;
 577 def : InstRW<[GenericDSPShort], (instregex "^MODSUB$")>;
 578 def : InstRW<[GenericDSPShort], (instregex "^MSUBU_DSP$")>;
 579 def : InstRW<[GenericDSPShort], (instregex "^MSUB_DSP$")>;
 580 def : InstRW<[GenericDSPShort], (instregex "^MULEQ_S_W_PHL$")>;
 581 def : InstRW<[GenericDSPShort], (instregex "^MULEQ_S_W_PHR$")>;
 582 def : InstRW<[GenericDSPShort], (instregex "^MULEU_S_PH_QBL$")>;
 583 def : InstRW<[GenericDSPShort], (instregex "^MULEU_S_PH_QBR$")>;
 584 def : InstRW<[GenericDSPShort], (instregex "^MULQ_RS_PH$")>;
 585 def : InstRW<[GenericDSPShort], (instregex "^MULSAQ_S_W_PH$")>;
 586 def : InstRW<[GenericDSPShort], (instregex "^MULTU_DSP$")>;
 587 def : InstRW<[GenericDSPShort], (instregex "^MULT_DSP$")>;
 588 def : InstRW<[GenericDSPShort], (instregex "^PACKRL_PH$")>;
 589 def : InstRW<[GenericDSPShort], (instregex "^PICK_PH$")>;
 590 def : InstRW<[GenericDSPShort], (instregex "^PICK_QB$")>;
 591 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBLA$")>;
 592 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBL$")>;
 593 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBRA$")>;
 594 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBR$")>;
 595 def : InstRW<[GenericDSPShort], (instregex "^PRECEQ_W_PHL$")>;
 596 def : InstRW<[GenericDSPShort], (instregex "^PRECEQ_W_PHR$")>;
 597 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBLA$")>;
 598 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBL$")>;
 599 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBRA$")>;
 600 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBR$")>;
 601 def : InstRW<[GenericDSPShort], (instregex "^PRECRQU_S_QB_PH$")>;
 602 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_PH_W$")>;
 603 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_QB_PH$")>;
 604 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_RS_PH_W$")>;
 605 def : InstRW<[GenericDSPShort], (instregex "^RADDU_W_QB$")>;
 606 def : InstRW<[GenericDSPShort], (instregex "^RDDSP$")>;
 607 def : InstRW<[GenericDSPShort], (instregex "^REPLV_PH$")>;
 608 def : InstRW<[GenericDSPShort], (instregex "^REPLV_QB$")>;
 609 def : InstRW<[GenericDSPShort], (instregex "^REPL_PH$")>;
 610 def : InstRW<[GenericDSPShort], (instregex "^REPL_QB$")>;
 611 def : InstRW<[GenericDSPShort], (instregex "^SHILOV$")>;
 612 def : InstRW<[GenericDSPShort], (instregex "^SHILO$")>;
 613 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_PH$")>;
 614 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_QB$")>;
 615 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_S_PH$")>;
 616 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_S_W$")>;
 617 def : InstRW<[GenericDSPShort], (instregex "^SHLL_PH$")>;
 618 def : InstRW<[GenericDSPShort], (instregex "^SHLL_QB$")>;
 619 def : InstRW<[GenericDSPShort], (instregex "^SHLL_S_PH$")>;
 620 def : InstRW<[GenericDSPShort], (instregex "^SHLL_S_W$")>;
 621 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_PH$")>;
 622 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_PH$")>;
 623 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_W$")>;
 624 def : InstRW<[GenericDSPShort], (instregex "^SHRA_PH$")>;
 625 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_PH$")>;
 626 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_W$")>;
 627 def : InstRW<[GenericDSPShort], (instregex "^SHRLV_QB$")>;
 628 def : InstRW<[GenericDSPShort], (instregex "^SHRL_QB$")>;
 629 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_PH$")>;
 630 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_S_PH$")>;
 631 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_S_W$")>;
 632 def : InstRW<[GenericDSPShort], (instregex "^SUBU_QB$")>;
 633 def : InstRW<[GenericDSPShort], (instregex "^SUBU_S_QB$")>;
 634 def : InstRW<[GenericDSPShort], (instregex "^WRDSP$")>;
 635
 636 // MIPS DSP R2 - hasDSP, HasDSPR2, InMicroMips
 637 // ===========================================
 638
 639 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_QB$")>;
 640 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_PH$")>;
 641 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_R_PH$")>;
 642 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_R_W$")>;
 643 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_W$")>;
 644 def : InstRW<[GenericDSPShort], (instregex "^ADDUH_QB$")>;
 645 def : InstRW<[GenericDSPShort], (instregex "^ADDUH_R_QB$")>;
 646 def : InstRW<[GenericDSPShort], (instregex "^ADDU_PH$")>;
 647 def : InstRW<[GenericDSPShort], (instregex "^ADDU_S_PH$")>;
 648 def : InstRW<[GenericDSPShort], (instregex "^APPEND$")>;
 649 def : InstRW<[GenericDSPShort], (instregex "^BALIGN$")>;
 650 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_EQ_QB$")>;
 651 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_LE_QB$")>;
 652 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_LT_QB$")>;
 653 def : InstRW<[GenericDSPShort], (instregex "^DPA_W_PH$")>;
 654 def : InstRW<[GenericDSPShort], (instregex "^DPAQX_SA_W_PH$")>;
 655 def : InstRW<[GenericDSPShort], (instregex "^DPAQX_S_W_PH$")>;
 656 def : InstRW<[GenericDSPShort], (instregex "^DPAX_W_PH$")>;
 657 def : InstRW<[GenericDSPShort], (instregex "^DPS_W_PH$")>;
 658 def : InstRW<[GenericDSPShort], (instregex "^DPSQX_S_W_PH$")>;
 659 def : InstRW<[GenericDSPShort], (instregex "^DPSQX_SA_W_PH$")>;
 660 def : InstRW<[GenericDSPShort], (instregex "^DPSX_W_PH$")>;
 661 def : InstRW<[GenericDSPShort], (instregex "^MUL_PH$")>;
 662 def : InstRW<[GenericDSPShort], (instregex "^MUL_S_PH$")>;
 663 def : InstRW<[GenericDSPShort], (instregex "^MULQ_RS_W$")>;
 664 def : InstRW<[GenericDSPShort], (instregex "^MULQ_S_PH$")>;
 665 def : InstRW<[GenericDSPShort], (instregex "^MULQ_S_W$")>;
 666 def : InstRW<[GenericDSPShort], (instregex "^MULSA_W_PH$")>;
 667 def : InstRW<[GenericDSPShort], (instregex "^PRECR_QB_PH$")>;
 668 def : InstRW<[GenericDSPShort], (instregex "^PRECR_SRA_PH_W$")>;
 669 def : InstRW<[GenericDSPShort], (instregex "^PRECR_SRA_R_PH_W$")>;
 670 def : InstRW<[GenericDSPShort], (instregex "^PREPEND$")>;
 671 def : InstRW<[GenericDSPShort], (instregex "^SHRA_QB$")>;
 672 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_QB$")>;
 673 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_QB$")>;
 674 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_QB$")>;
 675 def : InstRW<[GenericDSPShort], (instregex "^SHRL_PH$")>;
 676 def : InstRW<[GenericDSPShort], (instregex "^SHRLV_PH$")>;
 677 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_PH$")>;
 678 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_R_PH$")>;
 679 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_W$")>;
 680 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_R_W$")>;
 681 def : InstRW<[GenericDSPShort], (instregex "^SUBU_PH$")>;
 682 def : InstRW<[GenericDSPShort], (instregex "^SUBU_S_PH$")>;
 683 def : InstRW<[GenericDSPShort], (instregex "^SUBUH_QB$")>;
 684 def : InstRW<[GenericDSPShort], (instregex "^SUBUH_R_QB$")>;
 685
 686 // microMIPS DSP R1 - HasDSP, InMicroMips
 687 // ======================================
 688
 689 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_PH_MM$")>;
 690 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_W_MM$")>;
 691 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_PH_MM$")>;
 692 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_S_PH_MM$")>;
 693 def : InstRW<[GenericDSPShort], (instregex "^ADDQ_S_W_MM$")>;
 694 def : InstRW<[GenericDSPShort], (instregex "^ADDSC_MM$")>;
 695 def : InstRW<[GenericDSPShort], (instregex "^ADDU_QB_MM$")>;
 696 def : InstRW<[GenericDSPShort], (instregex "^ADDU_S_QB_MM$")>;
 697 def : InstRW<[GenericDSPShort], (instregex "^ADDWC_MM$")>;
 698 def : InstRW<[GenericDSPShort], (instregex "^BITREV_MM$")>;
 699 def : InstRW<[GenericDSPShort], (instregex "^BPOSGE32_MM$")>;
 700 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_EQ_QB_MM$")>;
 701 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_LE_QB_MM$")>;
 702 def : InstRW<[GenericDSPShort], (instregex "^CMPGU_LT_QB_MM$")>;
 703 def : InstRW<[GenericDSPShort], (instregex "^CMPU_EQ_QB_MM$")>;
 704 def : InstRW<[GenericDSPShort], (instregex "^CMPU_LE_QB_MM$")>;
 705 def : InstRW<[GenericDSPShort], (instregex "^CMPU_LT_QB_MM$")>;
 706 def : InstRW<[GenericDSPShort], (instregex "^CMP_EQ_PH_MM$")>;
 707 def : InstRW<[GenericDSPShort], (instregex "^CMP_LE_PH_MM$")>;
 708 def : InstRW<[GenericDSPShort], (instregex "^CMP_LT_PH_MM$")>;
 709 def : InstRW<[GenericDSPShort], (instregex "^DPAQ_SA_L_W_MM$")>;
 710 def : InstRW<[GenericDSPShort], (instregex "^DPAQ_S_W_PH_MM$")>;
 711 def : InstRW<[GenericDSPShort], (instregex "^DPAU_H_QBL_MM$")>;
 712 def : InstRW<[GenericDSPShort], (instregex "^DPAU_H_QBR_MM$")>;
 713 def : InstRW<[GenericDSPShort], (instregex "^DPSQ_SA_L_W_MM$")>;
 714 def : InstRW<[GenericDSPShort], (instregex "^DPSQ_S_W_PH_MM$")>;
 715 def : InstRW<[GenericDSPShort], (instregex "^DPSU_H_QBL_MM$")>;
 716 def : InstRW<[GenericDSPShort], (instregex "^DPSU_H_QBR_MM$")>;
 717 def : InstRW<[GenericDSPShort], (instregex "^EXTPDPV_MM$")>;
 718 def : InstRW<[GenericDSPShort], (instregex "^EXTPDP_MM$")>;
 719 def : InstRW<[GenericDSPShort], (instregex "^EXTPV_MM$")>;
 720 def : InstRW<[GenericDSPShort], (instregex "^EXTP_MM$")>;
 721 def : InstRW<[GenericDSPShort], (instregex "^EXTRV_RS_W_MM$")>;
 722 def : InstRW<[GenericDSPShort], (instregex "^EXTRV_R_W_MM$")>;
 723 def : InstRW<[GenericDSPShort], (instregex "^EXTRV_S_H_MM$")>;
 724 def : InstRW<[GenericDSPShort], (instregex "^EXTRV_W_MM$")>;
 725 def : InstRW<[GenericDSPShort], (instregex "^EXTR_RS_W_MM$")>;
 726 def : InstRW<[GenericDSPShort], (instregex "^EXTR_R_W_MM$")>;
 727 def : InstRW<[GenericDSPShort], (instregex "^EXTR_S_H_MM$")>;
 728 def : InstRW<[GenericDSPShort], (instregex "^EXTR_W_MM$")>;
 729 def : InstRW<[GenericDSPShort], (instregex "^INSV_MM$")>;
 730 def : InstRW<[GenericDSPShort], (instregex "^LBUX_MM$")>;
 731 def : InstRW<[GenericDSPShort], (instregex "^LHX_MM$")>;
 732 def : InstRW<[GenericDSPShort], (instregex "^LWX_MM$")>;
 733 def : InstRW<[GenericDSPShort], (instregex "^MADDU_DSP_MM$")>;
 734 def : InstRW<[GenericDSPShort], (instregex "^MADD_DSP_MM$")>;
 735 def : InstRW<[GenericDSPShort], (instregex "^MAQ_SA_W_PHL_MM$")>;
 736 def : InstRW<[GenericDSPShort], (instregex "^MAQ_SA_W_PHR_MM$")>;
 737 def : InstRW<[GenericDSPShort], (instregex "^MAQ_S_W_PHL_MM$")>;
 738 def : InstRW<[GenericDSPShort], (instregex "^MAQ_S_W_PHR_MM$")>;
 739 def : InstRW<[GenericDSPShort], (instregex "^MFHI_DSP_MM$")>;
 740 def : InstRW<[GenericDSPShort], (instregex "^MFLO_DSP_MM$")>;
 741 def : InstRW<[GenericDSPShort], (instregex "^MODSUB_MM$")>;
 742 def : InstRW<[GenericDSPShort], (instregex "^MOVEP_MM$")>;
 743 def : InstRW<[GenericDSPShort], (instregex "^MOVEP_MMR6$")>;
 744 def : InstRW<[GenericDSPShort], (instregex "^MOVN_I_MM$")>;
 745 def : InstRW<[GenericDSPShort], (instregex "^MOVZ_I_MM$")>;
 746 def : InstRW<[GenericDSPShort], (instregex "^MSUBU_DSP_MM$")>;
 747 def : InstRW<[GenericDSPShort], (instregex "^MSUB_DSP_MM$")>;
 748 def : InstRW<[GenericDSPShort], (instregex "^MTHI_DSP_MM$")>;
 749 def : InstRW<[GenericDSPShort], (instregex "^MTHLIP_MM$")>;
 750 def : InstRW<[GenericDSPShort], (instregex "^MTLO_DSP_MM$")>;
 751 def : InstRW<[GenericDSPShort], (instregex "^MULEQ_S_W_PHL_MM$")>;
 752 def : InstRW<[GenericDSPShort], (instregex "^MULEQ_S_W_PHR_MM$")>;
 753 def : InstRW<[GenericDSPShort], (instregex "^MULEU_S_PH_QBL_MM$")>;
 754 def : InstRW<[GenericDSPShort], (instregex "^MULEU_S_PH_QBR_MM$")>;
 755 def : InstRW<[GenericDSPShort], (instregex "^MULQ_RS_PH_MM$")>;
 756 def : InstRW<[GenericDSPShort], (instregex "^MULSAQ_S_W_PH_MM$")>;
 757 def : InstRW<[GenericDSPShort], (instregex "^MULTU_DSP_MM$")>;
 758 def : InstRW<[GenericDSPShort], (instregex "^MULT_DSP_MM$")>;
 759 def : InstRW<[GenericDSPShort], (instregex "^PACKRL_PH_MM$")>;
 760 def : InstRW<[GenericDSPShort], (instregex "^PICK_PH_MM$")>;
 761 def : InstRW<[GenericDSPShort], (instregex "^PICK_QB_MM$")>;
 762 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBLA_MM$")>;
 763 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBL_MM$")>;
 764 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBRA_MM$")>;
 765 def : InstRW<[GenericDSPShort], (instregex "^PRECEQU_PH_QBR_MM$")>;
 766 def : InstRW<[GenericDSPShort], (instregex "^PRECEQ_W_PHL_MM$")>;
 767 def : InstRW<[GenericDSPShort], (instregex "^PRECEQ_W_PHR_MM$")>;
 768 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBLA_MM$")>;
 769 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBL_MM$")>;
 770 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBRA_MM$")>;
 771 def : InstRW<[GenericDSPShort], (instregex "^PRECEU_PH_QBR_MM$")>;
 772 def : InstRW<[GenericDSPShort], (instregex "^PRECRQU_S_QB_PH_MM$")>;
 773 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_PH_W_MM$")>;
 774 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_QB_PH_MM$")>;
 775 def : InstRW<[GenericDSPShort], (instregex "^PRECRQ_RS_PH_W_MM$")>;
 776 def : InstRW<[GenericDSPShort], (instregex "^RADDU_W_QB_MM$")>;
 777 def : InstRW<[GenericDSPShort], (instregex "^RDDSP_MM$")>;
 778 def : InstRW<[GenericDSPShort], (instregex "^REPLV_PH_MM$")>;
 779 def : InstRW<[GenericDSPShort], (instregex "^REPLV_QB_MM$")>;
 780 def : InstRW<[GenericDSPShort], (instregex "^REPL_PH_MM$")>;
 781 def : InstRW<[GenericDSPShort], (instregex "^REPL_QB_MM$")>;
 782 def : InstRW<[GenericDSPShort], (instregex "^SHILOV_MM$")>;
 783 def : InstRW<[GenericDSPShort], (instregex "^SHILO_MM$")>;
 784 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_PH_MM$")>;
 785 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_QB_MM$")>;
 786 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_S_PH_MM$")>;
 787 def : InstRW<[GenericDSPShort], (instregex "^SHLLV_S_W_MM$")>;
 788 def : InstRW<[GenericDSPShort], (instregex "^SHLL_PH_MM$")>;
 789 def : InstRW<[GenericDSPShort], (instregex "^SHLL_QB_MM$")>;
 790 def : InstRW<[GenericDSPShort], (instregex "^SHLL_S_PH_MM$")>;
 791 def : InstRW<[GenericDSPShort], (instregex "^SHLL_S_W_MM$")>;
 792 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_PH_MM$")>;
 793 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_PH_MM$")>;
 794 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_W_MM$")>;
 795 def : InstRW<[GenericDSPShort], (instregex "^SHRA_PH_MM$")>;
 796 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_PH_MM$")>;
 797 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_W_MM$")>;
 798 def : InstRW<[GenericDSPShort], (instregex "^SHRLV_QB_MM$")>;
 799 def : InstRW<[GenericDSPShort], (instregex "^SHRL_QB_MM$")>;
 800 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_PH_MM$")>;
 801 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_S_PH_MM$")>;
 802 def : InstRW<[GenericDSPShort], (instregex "^SUBQ_S_W_MM$")>;
 803 def : InstRW<[GenericDSPShort], (instregex "^SUBU_QB_MM$")>;
 804 def : InstRW<[GenericDSPShort], (instregex "^SUBU_S_QB_MM$")>;
 805 def : InstRW<[GenericDSPShort], (instregex "^WRDSP_MM$")>;
 806
 807
 808 // microMIPS DSP R2 - hasDSP, HasDSPR2, InMicroMips
 809 // ================================================
 810
 811 def : InstRW<[GenericDSPShort], (instregex "^ABSQ_S_QB_MMR2$")>;
 812 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_PH_MMR2$")>;
 813 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_R_PH_MMR2$")>;
 814 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_R_W_MMR2$")>;
 815 def : InstRW<[GenericDSPShort], (instregex "^ADDQH_W_MMR2$")>;
 816 def : InstRW<[GenericDSPShort], (instregex "^ADDUH_QB_MMR2$")>;
 817 def : InstRW<[GenericDSPShort], (instregex "^ADDUH_R_QB_MMR2$")>;
 818 def : InstRW<[GenericDSPShort], (instregex "^ADDU_PH_MMR2$")>;
 819 def : InstRW<[GenericDSPShort], (instregex "^ADDU_S_PH_MMR2$")>;
 820 def : InstRW<[GenericDSPShort], (instregex "^APPEND_MMR2$")>;
 821 def : InstRW<[GenericDSPShort], (instregex "^BALIGN_MMR2$")>;
 822 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_EQ_QB_MMR2$")>;
 823 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_LE_QB_MMR2$")>;
 824 def : InstRW<[GenericDSPShort], (instregex "^CMPGDU_LT_QB_MMR2$")>;
 825 def : InstRW<[GenericDSPShort], (instregex "^DPA_W_PH_MMR2$")>;
 826 def : InstRW<[GenericDSPShort], (instregex "^DPAQX_SA_W_PH_MMR2$")>;
 827 def : InstRW<[GenericDSPShort], (instregex "^DPAQX_S_W_PH_MMR2$")>;
 828 def : InstRW<[GenericDSPShort], (instregex "^DPAX_W_PH_MMR2$")>;
 829 def : InstRW<[GenericDSPShort], (instregex "^DPS_W_PH_MMR2$")>;
 830 def : InstRW<[GenericDSPShort], (instregex "^DPSQX_S_W_PH_MMR2$")>;
 831 def : InstRW<[GenericDSPShort], (instregex "^DPSQX_SA_W_PH_MMR2$")>;
 832 def : InstRW<[GenericDSPShort], (instregex "^DPSX_W_PH_MMR2$")>;
 833 def : InstRW<[GenericDSPShort], (instregex "^MUL_PH_MMR2$")>;
 834 def : InstRW<[GenericDSPShort], (instregex "^MUL_S_PH_MMR2$")>;
 835 def : InstRW<[GenericDSPShort], (instregex "^MULQ_RS_W_MMR2$")>;
 836 def : InstRW<[GenericDSPShort], (instregex "^MULQ_S_PH_MMR2$")>;
 837 def : InstRW<[GenericDSPShort], (instregex "^MULQ_S_W_MMR2$")>;
 838 def : InstRW<[GenericDSPShort], (instregex "^MULSA_W_PH_MMR2$")>;
 839 def : InstRW<[GenericDSPShort], (instregex "^PRECR_QB_PH_MMR2$")>;
 840 def : InstRW<[GenericDSPShort], (instregex "^PRECR_SRA_PH_W_MMR2$")>;
 841 def : InstRW<[GenericDSPShort], (instregex "^PRECR_SRA_R_PH_W_MMR2$")>;
 842 def : InstRW<[GenericDSPShort], (instregex "^PREPEND_MMR2$")>;
 843 def : InstRW<[GenericDSPShort], (instregex "^SHRA_QB_MMR2$")>;
 844 def : InstRW<[GenericDSPShort], (instregex "^SHRA_R_QB_MMR2$")>;
 845 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_QB_MMR2$")>;
 846 def : InstRW<[GenericDSPShort], (instregex "^SHRAV_R_QB_MMR2$")>;
 847 def : InstRW<[GenericDSPShort], (instregex "^SHRL_PH_MMR2$")>;
 848 def : InstRW<[GenericDSPShort], (instregex "^SHRLV_PH_MMR2$")>;
 849 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_PH_MMR2$")>;
 850 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_R_PH_MMR2$")>;
 851 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_W_MMR2$")>;
 852 def : InstRW<[GenericDSPShort], (instregex "^SUBQH_R_W_MMR2$")>;
 853 def : InstRW<[GenericDSPShort], (instregex "^SUBU_PH_MMR2$")>;
 854 def : InstRW<[GenericDSPShort], (instregex "^SUBU_S_PH_MMR2$")>;
 855 def : InstRW<[GenericDSPShort], (instregex "^SUBUH_QB_MMR2$")>;
 856 def : InstRW<[GenericDSPShort], (instregex "^SUBUH_R_QB_MMR2$")>;
 857
 858 // microMIPS DSP R3 - hasDSP, hasDSPR2, hasDSPR3, InMicroMips
 859 // ==========================================================
 860
 861 def : InstRW<[GenericDSPShort], (instregex "^BPOSGE32C_MMR3$")>;
 862
 863 // MIPS MSA ASE - hasMSA
 864 // =====================
 865
 866 def GenericWriteMSAShortLogic : SchedWriteRes<[GenericIssueFPUS]>;
 867 def GenericWriteMSAShortInt : SchedWriteRes<[GenericIssueFPUS]> {
 868 let Latency = 2;
 869 }
 870 def GenericWriteMoveOtherUnitsToFPU : SchedWriteRes<[GenericIssueFPUS]>;
 871 def GenericWriteMSAOther3 : SchedWriteRes<[GenericIssueFPUS]> {
 872 let Latency = 3;
 873 }
 874 def GenericWriteMSALongInt : SchedWriteRes<[GenericIssueFPUS]> {
 875 let Latency = 5;
 876 }
 877 def GenericWriteFPUDivI : SchedWriteRes<[GenericFPQ]> {
 878   let Latency = 33;
 879   let ResourceCycles = [ 33 ];
 880 }
 881
 882 // FPUS is also used in moves from floating point and MSA registers to general
 883 // purpose registers.
 884 def GenericWriteMoveFPUSToOtherUnits : SchedWriteRes<[GenericIssueFPUS]> {
 885   let Latency = 0;
 886 }
 887
 888 // FPUL is also used in moves from floating point and MSA registers to general
 889 // purpose registers.
 890 def GenericWriteMoveFPULToOtherUnits : SchedWriteRes<[GenericIssueFPUL]>;
 891
 892
 893 // adds_a.[bhwd], adds_[asu].[bhwd], addvi?.[bhwd], asub_[us].[bhwd],
 894 // aver?_[us].[bhwd]
 895 def : InstRW<[GenericWriteMSAShortInt], (instregex "^ADD_A_[BHWD]$")>;
 896 def : InstRW<[GenericWriteMSAShortInt], (instregex "^ADDS_[ASU]_[BHWD]$")>;
 897
 898 // TODO: ADDVI_[BHW] might be 1 cycle latency rather than 2. Need to confirm it.
 899 // add.[bhwd], addvi.[bhwd], asub_[us].[bhwd], ave.[bhwd], aver.[bhwd]
 900 def : InstRW<[GenericWriteMSAShortInt], (instregex "^ADDVI?_[BHWD]$")>;
 901 def : InstRW<[GenericWriteMSAShortInt], (instregex "^ASUB_[US].[BHWD]$")>;
 902 def : InstRW<[GenericWriteMSAShortInt], (instregex "^AVER?_[US].[BHWD]$")>;
 903
 904 // and.v, andi.b, move.v, ldi.[bhwd], xor.v, nor.v, xori.b, nori.b
 905 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^MOVE_V$")>;
 906 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^LDI_[BHWD]$")>;
 907 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(AND|OR|[XN]OR)_V$")>;
 908 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(AND|OR|[XN]OR)I_B$")>;
 909 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(AND|OR|[XN]OR)I_B$")>;
 910
 911 // vshf.[bhwd], binsl.[bhwd], binsr.[bhwd], insert.[bhwd], sld?.[bhwd],
 912 // bset.[bhwd], bclr.[bhwd], bneg.[bhwd], bsel_v, bseli_b
 913 def : InstRW<[GenericWriteMSAShortInt], (instregex "^VSHF_[BHWD]$")>;
 914 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BINSL|BINSLI)_[BHWD]$")>;
 915 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BINSR|BINSRI)_[BHWD]$")>;
 916 def : InstRW<[GenericWriteMSAShortInt], (instregex "^INSERT_[BHWD]$")>;
 917 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(SLD|SLDI)_[BHWD]$")>;
 918 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BSET|BSETI)_[BHWD]$")>;
 919 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BCLR|BCLRI)_[BHWD]$")>;
 920 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BNEG|BNEGI)_[BHWD]$")>;
 921 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(BSEL_V|BSELI_B)$")>;
 922 def : InstRW<[GenericWriteMSAShortInt], (instregex "^BMN*Z.*$")>;
 923
 924 // pcnt.[bhwd], sat_s.[bhwd], sat_u.bhwd]
 925 def : InstRW<[GenericWriteMSAOther3], (instregex "^PCNT_[BHWD]$")>;
 926 def : InstRW<[GenericWriteMSAOther3], (instregex "^SAT_(S|U)_[BHWD]$")>;
 927
 928 // bnz.[bhwdv], cfcmsa, ctcmsa
 929 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(BNZ|BZ)_[BHWDV]$")>;
 930 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^C(F|T)CMSA$")>;
 931
 932 // shf.[bhw], fill[bhwd], splat?.[bhwd]
 933 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SHF_[BHW]$")>;
 934 def : InstRW<[GenericWriteMSAShortInt], (instregex "^FILL_[BHWD]$")>;
 935 def : InstRW<[GenericWriteMSAShortInt], (instregex "^(SPLAT|SPLATI)_[BHWD]$")>;
 936
 937 // pcnt.[bhwd], sat_s.[bhwd], sat_u.bhwd]
 938 def : InstRW<[GenericWriteMSAOther3], (instregex "^PCNT_[BHWD]$")>;
 939 def : InstRW<[GenericWriteMSAOther3], (instregex "^SAT_(S|U)_[BHWD]$")>;
 940
 941 // fexp2_w, fexp2_d
 942 def : InstRW<[GenericWriteFPUS], (instregex "^FEXP2_(W|D)$")>;
 943
 944 // compare, converts, round to int, floating point truncate.
 945 def : InstRW<[GenericWriteFPUS], (instregex "^(CLT|CLTI)_(S|U)_[BHWD]$")>;
 946 def : InstRW<[GenericWriteFPUS], (instregex "^(CLE|CLEI)_(S|U)_[BHWD]$")>;
 947 def : InstRW<[GenericWriteFPUS], (instregex "^(CEQ|CEQI)_[BHWD]$")>;
 948 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_UN_(S|D)$")>;
 949 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_UEQ_(S|D)$")>;
 950 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_EQ_(S|D)$")>;
 951 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_LT_(S|D)$")>;
 952 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_ULT_(S|D)$")>;
 953 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_LE_(S|D)$")>;
 954 def : InstRW<[GenericWriteFPUS], (instregex "^CMP_ULE_(S|D)$")>;
 955 def : InstRW<[GenericWriteFPUS], (instregex "^FS(AF|EQ|LT|LE|NE|OR)_(W|D)$")>;
 956 def : InstRW<[GenericWriteFPUS], (instregex "^FSUEQ_(W|D)$")>;
 957 def : InstRW<[GenericWriteFPUS], (instregex "^FSULE_(W|D)$")>;
 958 def : InstRW<[GenericWriteFPUS], (instregex "^FSULT_(W|D)$")>;
 959 def : InstRW<[GenericWriteFPUS], (instregex "^FSUNE_(W|D)$")>;
 960 def : InstRW<[GenericWriteFPUS], (instregex "^FSUN_(W|D)$")>;
 961 def : InstRW<[GenericWriteFPUS], (instregex "^FCAF_(W|D)$")>;
 962 def : InstRW<[GenericWriteFPUS], (instregex "^FCEQ_(W|D)$")>;
 963 def : InstRW<[GenericWriteFPUS], (instregex "^FCLE_(W|D)$")>;
 964 def : InstRW<[GenericWriteFPUS], (instregex "^FCLT_(W|D)$")>;
 965 def : InstRW<[GenericWriteFPUS], (instregex "^FCNE_(W|D)$")>;
 966 def : InstRW<[GenericWriteFPUS], (instregex "^FCOR_(W|D)$")>;
 967 def : InstRW<[GenericWriteFPUS], (instregex "^FCUEQ_(W|D)$")>;
 968 def : InstRW<[GenericWriteFPUS], (instregex "^FCULE_(W|D)$")>;
 969 def : InstRW<[GenericWriteFPUS], (instregex "^FCULT_(W|D)$")>;
 970 def : InstRW<[GenericWriteFPUS], (instregex "^FCUNE_(W|D)$")>;
 971 def : InstRW<[GenericWriteFPUS], (instregex "^FCUN_(W|D)$")>;
 972 def : InstRW<[GenericWriteFPUS], (instregex "^FABS_(W|D)$")>;
 973 def : InstRW<[GenericWriteFPUS], (instregex "^FFINT_(U|S)_(W|D)$")>;
 974 def : InstRW<[GenericWriteFPUS], (instregex "^FFQL_(W|D)$")>;
 975 def : InstRW<[GenericWriteFPUS], (instregex "^FFQR_(W|D)$")>;
 976 def : InstRW<[GenericWriteFPUS], (instregex "^FTINT_(U|S)_(W|D)$")>;
 977 def : InstRW<[GenericWriteFPUS], (instregex "^FRINT_(W|D)$")>;
 978 def : InstRW<[GenericWriteFPUS], (instregex "^FTQ_(H|W)$")>;
 979 def : InstRW<[GenericWriteFPUS], (instregex "^FTRUNC_(U|S)_(W|D)$")>;
 980
 981 // fexdo.[hw], fexupl.[wd], fexupr.[wd]
 982 def : InstRW<[GenericWriteFPUS], (instregex "^FEXDO_(H|W)$")>;
 983 def : InstRW<[GenericWriteFPUS], (instregex "^FEXUPL_(W|D)$")>;
 984 def : InstRW<[GenericWriteFPUS], (instregex "^FEXUPR_(W|D)$")>;
 985
 986 // fclass.[wd], fmax.[wd], fmax_a.[wd], fmin.[wd], fmin_a.[wd], flog2.[wd]
 987 def : InstRW<[GenericWriteFPUS], (instregex "^FCLASS_(W|D)$")>;
 988 def : InstRW<[GenericWriteFPUS], (instregex "^FMAX_A_(W|D)$")>;
 989 def : InstRW<[GenericWriteFPUS], (instregex "^FMAX_(W|D)$")>;
 990 def : InstRW<[GenericWriteFPUS], (instregex "^FMIN_A_(W|D)$")>;
 991 def : InstRW<[GenericWriteFPUS], (instregex "^FMIN_(W|D)$")>;
 992 def : InstRW<[GenericWriteFPUS], (instregex "^FLOG2_(W|D)$")>;
 993
 994 // interleave right/left, interleave even/odd, insert
 995 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(ILVR|ILVL)_[BHWD]$")>;
 996 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(ILVEV|ILVOD)_[BHWD]$")>;
 997 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^INSVE_[BHWD]$")>;
 998
 999 // subs_?.[bhwd], subsus_?.[bhwd], subsuu_?.[bhwd], subvi.[bhwd], subv.[bhwd],
1000 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SUBS_(S|U)_[BHWD]$")>;
1001 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SUBSUS_(S|U)_[BHWD]$")>;
1002 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SUBSUU_(S|U)_[BHWD]$")>;
1003 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SUBVI_[BHWD]$")>;
1004 def : InstRW<[GenericWriteMSAShortInt], (instregex "^SUBV_[BHWD]$")>;
1005
1006 // mod_[su].[bhwd], div_[su].[bhwd]
1007 def : InstRW<[GenericWriteFPUDivI], (instregex "^MOD_(S|U)_[BHWD]$")>;
1008 def : InstRW<[GenericWriteFPUDivI], (instregex "^DIV_(S|U)_[BHWD]$")>;
1009
1010 // hadd_[su].[bhwd], hsub_[su].[bhwd], max_[sua].[bhwd], min_[sua].[bhwd],
1011 // maxi_[su].[bhwd], mini_[su].[bhwd], sra?.[bhwd], srar?.[bhwd], srlr.[bhwd],
1012 // sll?.[bhwd], pckev.[bhwd], pckod.[bhwd], nloc.[bhwd], nlzc.[bhwd],
1013 // insve.[bhwd]
1014 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^HADD_(S|U)_[BHWD]$")>;
1015 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^HSUB_(S|U)_[BHWD]$")>;
1016 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(MAX|MIN)_S_[BHWD]$")>;
1017 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(MAX|MIN)_U_[BHWD]$")>;
1018 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(MAX|MIN)_A_[BHWD]$")>;
1019 def : InstRW<[GenericWriteMSAShortLogic],
1020              (instregex "^(MAXI|MINI)_(S|U)_[BHWD]$")>;
1021 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(SRA|SRAI)_[BHWD]$")>;
1022 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(SRL|SRLI)_[BHWD]$")>;
1023 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(SRAR|SRARI)_[BHWD]$")>;
1024 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(SRLR|SRLRI)_[BHWD]$")>;
1025 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(SLL|SLLI)_[BHWD]$")>;
1026 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(PCKEV|PCKOD)_[BHWD]$")>;
1027 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^(NLOC|NLZC)_[BHWD]$")>;
1028 def : InstRW<[GenericWriteMSAShortLogic], (instregex "^INSVE_[BHWD]$")>;
1029
1030 // dpadd_?.[bhwd], dpsub_?.[bhwd], dotp_?.[bhwd], msubv.[bhwd], maddv.[bhwd]
1031 // mulv.[bhwd].
1032 def : InstRW<[GenericWriteMSALongInt], (instregex "^DPADD_(S|U)_[HWD]$")>;
1033 def : InstRW<[GenericWriteMSALongInt], (instregex "^DPSUB_(S|U)_[HWD]$")>;
1034 def : InstRW<[GenericWriteMSALongInt], (instregex "^DOTP_(S|U)_[HWD]$")>;
1035 def : InstRW<[GenericWriteMSALongInt], (instregex "^MSUBV_[BHWD]$")>;
1036 def : InstRW<[GenericWriteMSALongInt], (instregex "^MADDV_[BHWD]$")>;
1037 def : InstRW<[GenericWriteMSALongInt], (instregex "^MULV_[BHWD]$")>;
1038
1039 // madd?.q.[hw], msub?.q.[hw], mul?.q.[hw]
1040 def : InstRW<[GenericWriteMSALongInt], (instregex "^MADDR_Q_[HW]$")>;
1041 def : InstRW<[GenericWriteMSALongInt], (instregex "^MADD_Q_[HW]$")>;
1042 def : InstRW<[GenericWriteMSALongInt], (instregex "^MSUBR_Q_[HW]$")>;
1043 def : InstRW<[GenericWriteMSALongInt], (instregex "^MSUB_Q_[HW]$")>;
1044 def : InstRW<[GenericWriteMSALongInt], (instregex "^MULR_Q_[HW]$")>;
1045 def : InstRW<[GenericWriteMSALongInt], (instregex "^MUL_Q_[HW]$")>;
1046
1047 // fadd.[dw], fmadd.[dw], fmul.[dw], frcp.[dw], frsqrt.[dw], fsqrt.[dw]
1048 // fsub.[dw], fdiv.[dw]
1049 def : InstRW<[GenericWriteFPUL], (instregex "^FADD_[DW]$")>;
1050 def : InstRW<[GenericWriteFPUL], (instregex "^FMADD_[DW]$")>;
1051 def : InstRW<[GenericWriteFPUL], (instregex "^FMSUB_[DW]$")>;
1052 def : InstRW<[GenericWriteFPUL], (instregex "^FMUL_[DW]$")>;
1053 def : InstRW<[GenericWriteFPUL], (instregex "^FRCP_[DW]$")>;
1054 def : InstRW<[GenericWriteFPUL], (instregex "^FRSQRT_[DW]$")>;
1055 def : InstRW<[GenericWriteFPUL], (instregex "^FSQRT_[DW]$")>;
1056 def : InstRW<[GenericWriteFPUL], (instregex "^FSUB_[DW]$")>;
1057 def : InstRW<[GenericWriteFPUL], (instregex "^FDIV_[DW]$")>;
1058
1059 // copy.[su]_[bhwd]
1060 def : InstRW<[GenericWriteFPUMoveGPRFPU], (instregex "^COPY_U_[BHW]$")>;
1061 def : InstRW<[GenericWriteFPUMoveGPRFPU], (instregex "^COPY_S_[BHWD]$")>;
1062
1063 def : InstRW<[GenericWriteFPUStore], (instregex "^ST_[BHWD]$")>;
1064 def : InstRW<[GenericWriteFPULoad], (instregex "^LD_[BHWD]$")>;
1065 }