lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 //===----------------------------------------------------------------------===//
  10 // Stack allocation
  11 //===----------------------------------------------------------------------===//
  12
  13 // The callseq_start node requires the hasSideEffects flag, even though these
  14 // instructions are noops on SystemZ.
  15 let hasNoSchedulingInfo = 1, hasSideEffects = 1 in {
  16   def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                                 [(callseq_start timm:$amt1, timm:$amt2)]>;
  18   def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  19                                 [(callseq_end timm:$amt1, timm:$amt2)]>;
  20 }
  21
  22 // Takes as input the value of the stack pointer after a dynamic allocation
  23 // has been made.  Sets the output to the address of the dynamically-
  24 // allocated area itself, skipping the outgoing arguments.
  25 //
  26 // This expands to an LA or LAY instruction.  We restrict the offset
  27 // to the range of LA and keep the LAY range in reserve for when
  28 // the size of the outgoing arguments is added.
  29 def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  30                          [(set GR64:$dst, dynalloc12only:$src)]>;
  31
  32
  33 //===----------------------------------------------------------------------===//
  34 // Branch instructions
  35 //===----------------------------------------------------------------------===//
  36
  37 // Conditional branches.
  38 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  39   // It's easier for LLVM to handle these branches in their raw BRC/BRCL form
  40   // with the condition-code mask being the first operand.  It seems friendlier
  41   // to use mnemonic forms like JE and JLH when writing out the assembly though.
  42   let isCodeGenOnly = 1 in {
  43     // An assembler extended mnemonic for BRC.
  44     def BRC  : CondBranchRI <"j#",  0xA74, z_br_ccmask>;
  45     // An assembler extended mnemonic for BRCL.  (The extension is "G"
  46     // rather than "L" because "JL" is "Jump if Less".)
  47     def BRCL : CondBranchRIL<"jg#", 0xC04>;
  48     let isIndirectBranch = 1 in {
  49       def BC  : CondBranchRX<"b#",  0x47>;
  50       def BCR : CondBranchRR<"b#r", 0x07>;
  51       def BIC : CondBranchRXY<"bi#", 0xe347>,
  52                 Requires<[FeatureMiscellaneousExtensions2]>;
  53     }
  54   }
  55
  56   // Allow using the raw forms directly from the assembler (and occasional
  57   // special code generation needs) as well.
  58   def BRCAsm  : AsmCondBranchRI <"brc",  0xA74>;
  59   def BRCLAsm : AsmCondBranchRIL<"brcl", 0xC04>;
  60   let isIndirectBranch = 1 in {
  61     def BCAsm  : AsmCondBranchRX<"bc",  0x47>;
  62     def BCRAsm : AsmCondBranchRR<"bcr", 0x07>;
  63     def BICAsm : AsmCondBranchRXY<"bic", 0xe347>,
  64                  Requires<[FeatureMiscellaneousExtensions2]>;
  65   }
  66
  67   // Define AsmParser extended mnemonics for each general condition-code mask
  68   // (integer or floating-point)
  69   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
  70                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
  71     def JAsm#V  : FixedCondBranchRI <CV<V>, "j#",  0xA74>;
  72     def JGAsm#V : FixedCondBranchRIL<CV<V>, "jg#", 0xC04>;
  73     let isIndirectBranch = 1 in {
  74       def BAsm#V  : FixedCondBranchRX <CV<V>, "b#",  0x47>;
  75       def BRAsm#V : FixedCondBranchRR <CV<V>, "b#r", 0x07>;
  76       def BIAsm#V : FixedCondBranchRXY<CV<V>, "bi#", 0xe347>,
  77                     Requires<[FeatureMiscellaneousExtensions2]>;
  78     }
  79   }
  80 }
  81
  82 // Unconditional branches.  These are in fact simply variants of the
  83 // conditional branches with the condition mask set to "always".
  84 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
  85   def J  : FixedCondBranchRI <CondAlways, "j",  0xA74, br>;
  86   def JG : FixedCondBranchRIL<CondAlways, "jg", 0xC04>;
  87   let isIndirectBranch = 1 in {
  88     def B  : FixedCondBranchRX<CondAlways, "b",  0x47>;
  89     def BR : FixedCondBranchRR<CondAlways, "br", 0x07, brind>;
  90     def BI : FixedCondBranchRXY<CondAlways, "bi", 0xe347, brind>,
  91              Requires<[FeatureMiscellaneousExtensions2]>;
  92   }
  93 }
  94
  95 // NOPs.  These are again variants of the conditional branches,
  96 // with the condition mask set to "never".
  97 def NOP  : InstAlias<"nop\t$XBD", (BCAsm 0, bdxaddr12only:$XBD), 0>;
  98 def NOPR : InstAlias<"nopr\t$R", (BCRAsm 0, GR64:$R), 0>;
  99
 100 // Fused compare-and-branch instructions.
 101 //
 102 // These instructions do not use or clobber the condition codes.
 103 // We nevertheless pretend that the relative compare-and-branch
 104 // instructions clobber CC, so that we can lower them to separate
 105 // comparisons and BRCLs if the branch ends up being out of range.
 106 let isBranch = 1, isTerminator = 1 in {
 107   // As for normal branches, we handle these instructions internally in
 108   // their raw CRJ-like form, but use assembly macros like CRJE when writing
 109   // them out.  Using the *Pair multiclasses, we also create the raw forms.
 110   let Defs = [CC] in {
 111     defm CRJ   : CmpBranchRIEbPair<"crj",   0xEC76, GR32>;
 112     defm CGRJ  : CmpBranchRIEbPair<"cgrj",  0xEC64, GR64>;
 113     defm CIJ   : CmpBranchRIEcPair<"cij",   0xEC7E, GR32, imm32sx8>;
 114     defm CGIJ  : CmpBranchRIEcPair<"cgij",  0xEC7C, GR64, imm64sx8>;
 115     defm CLRJ  : CmpBranchRIEbPair<"clrj",  0xEC77, GR32>;
 116     defm CLGRJ : CmpBranchRIEbPair<"clgrj", 0xEC65, GR64>;
 117     defm CLIJ  : CmpBranchRIEcPair<"clij",  0xEC7F, GR32, imm32zx8>;
 118     defm CLGIJ : CmpBranchRIEcPair<"clgij", 0xEC7D, GR64, imm64zx8>;
 119   }
 120   let isIndirectBranch = 1 in {
 121     defm CRB   : CmpBranchRRSPair<"crb",   0xECF6, GR32>;
 122     defm CGRB  : CmpBranchRRSPair<"cgrb",  0xECE4, GR64>;
 123     defm CIB   : CmpBranchRISPair<"cib",   0xECFE, GR32, imm32sx8>;
 124     defm CGIB  : CmpBranchRISPair<"cgib",  0xECFC, GR64, imm64sx8>;
 125     defm CLRB  : CmpBranchRRSPair<"clrb",  0xECF7, GR32>;
 126     defm CLGRB : CmpBranchRRSPair<"clgrb", 0xECE5, GR64>;
 127     defm CLIB  : CmpBranchRISPair<"clib",  0xECFF, GR32, imm32zx8>;
 128     defm CLGIB : CmpBranchRISPair<"clgib", 0xECFD, GR64, imm64zx8>;
 129   }
 130
 131   // Define AsmParser mnemonics for each integer condition-code mask.
 132   foreach V = [ "E", "H", "L", "HE", "LE", "LH",
 133                 "NE", "NH", "NL", "NHE", "NLE", "NLH" ] in {
 134     let Defs = [CC] in {
 135       def CRJAsm#V   : FixedCmpBranchRIEb<ICV<V>, "crj",   0xEC76, GR32>;
 136       def CGRJAsm#V  : FixedCmpBranchRIEb<ICV<V>, "cgrj",  0xEC64, GR64>;
 137       def CIJAsm#V   : FixedCmpBranchRIEc<ICV<V>, "cij",   0xEC7E, GR32,
 138                                           imm32sx8>;
 139       def CGIJAsm#V  : FixedCmpBranchRIEc<ICV<V>, "cgij",  0xEC7C, GR64,
 140                                           imm64sx8>;
 141       def CLRJAsm#V  : FixedCmpBranchRIEb<ICV<V>, "clrj",  0xEC77, GR32>;
 142       def CLGRJAsm#V : FixedCmpBranchRIEb<ICV<V>, "clgrj", 0xEC65, GR64>;
 143       def CLIJAsm#V  : FixedCmpBranchRIEc<ICV<V>, "clij",  0xEC7F, GR32,
 144                                           imm32zx8>;
 145       def CLGIJAsm#V : FixedCmpBranchRIEc<ICV<V>, "clgij", 0xEC7D, GR64,
 146                                           imm64zx8>;
 147     }
 148     let isIndirectBranch = 1 in {
 149       def CRBAsm#V   : FixedCmpBranchRRS<ICV<V>, "crb",   0xECF6, GR32>;
 150       def CGRBAsm#V  : FixedCmpBranchRRS<ICV<V>, "cgrb",  0xECE4, GR64>;
 151       def CIBAsm#V   : FixedCmpBranchRIS<ICV<V>, "cib",   0xECFE, GR32,
 152                                          imm32sx8>;
 153       def CGIBAsm#V  : FixedCmpBranchRIS<ICV<V>, "cgib",  0xECFC, GR64,
 154                                          imm64sx8>;
 155       def CLRBAsm#V  : FixedCmpBranchRRS<ICV<V>, "clrb",  0xECF7, GR32>;
 156       def CLGRBAsm#V : FixedCmpBranchRRS<ICV<V>, "clgrb", 0xECE5, GR64>;
 157       def CLIBAsm#V  : FixedCmpBranchRIS<ICV<V>, "clib",  0xECFF, GR32,
 158                                          imm32zx8>;
 159       def CLGIBAsm#V : FixedCmpBranchRIS<ICV<V>, "clgib", 0xECFD, GR64,
 160                                          imm64zx8>;
 161     }
 162   }
 163 }
 164
 165 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 166 // but we might need to split long relative branches into sequences that do.
 167 let isBranch = 1, isTerminator = 1 in {
 168   let Defs = [CC] in {
 169     def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 170     def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 171   }
 172   // This doesn't need to clobber CC since we never need to split it.
 173   def BRCTH : BranchUnaryRIL<"brcth", 0xCC6, GRH32>,
 174               Requires<[FeatureHighWord]>;
 175
 176   def BCT   : BranchUnaryRX<"bct",  0x46,GR32>;
 177   def BCTR  : BranchUnaryRR<"bctr", 0x06, GR32>;
 178   def BCTG  : BranchUnaryRXY<"bctg",  0xE346, GR64>;
 179   def BCTGR : BranchUnaryRRE<"bctgr", 0xB946, GR64>;
 180 }
 181
 182 let isBranch = 1, isTerminator = 1 in {
 183   let Defs = [CC] in {
 184     def BRXH  : BranchBinaryRSI<"brxh",  0x84, GR32>;
 185     def BRXLE : BranchBinaryRSI<"brxle", 0x85, GR32>;
 186     def BRXHG : BranchBinaryRIEe<"brxhg", 0xEC44, GR64>;
 187     def BRXLG : BranchBinaryRIEe<"brxlg", 0xEC45, GR64>;
 188   }
 189   def BXH   : BranchBinaryRS<"bxh",  0x86, GR32>;
 190   def BXLE  : BranchBinaryRS<"bxle", 0x87, GR32>;
 191   def BXHG  : BranchBinaryRSY<"bxhg",  0xEB44, GR64>;
 192   def BXLEG : BranchBinaryRSY<"bxleg", 0xEB45, GR64>;
 193 }
 194
 195 //===----------------------------------------------------------------------===//
 196 // Trap instructions
 197 //===----------------------------------------------------------------------===//
 198
 199 // Unconditional trap.
 200 let hasCtrlDep = 1, hasSideEffects = 1 in
 201   def Trap : Alias<4, (outs), (ins), [(trap)]>;
 202
 203 // Conditional trap.
 204 let hasCtrlDep = 1, Uses = [CC], hasSideEffects = 1 in
 205   def CondTrap : Alias<4, (outs), (ins cond4:$valid, cond4:$R1), []>;
 206
 207 // Fused compare-and-trap instructions.
 208 let hasCtrlDep = 1, hasSideEffects = 1 in {
 209   // These patterns work the same way as for compare-and-branch.
 210   defm CRT   : CmpBranchRRFcPair<"crt",   0xB972, GR32>;
 211   defm CGRT  : CmpBranchRRFcPair<"cgrt",  0xB960, GR64>;
 212   defm CLRT  : CmpBranchRRFcPair<"clrt",  0xB973, GR32>;
 213   defm CLGRT : CmpBranchRRFcPair<"clgrt", 0xB961, GR64>;
 214   defm CIT   : CmpBranchRIEaPair<"cit",   0xEC72, GR32, imm32sx16>;
 215   defm CGIT  : CmpBranchRIEaPair<"cgit",  0xEC70, GR64, imm64sx16>;
 216   defm CLFIT : CmpBranchRIEaPair<"clfit", 0xEC73, GR32, imm32zx16>;
 217   defm CLGIT : CmpBranchRIEaPair<"clgit", 0xEC71, GR64, imm64zx16>;
 218   let Predicates = [FeatureMiscellaneousExtensions] in {
 219     defm CLT  : CmpBranchRSYbPair<"clt",  0xEB23, GR32>;
 220     defm CLGT : CmpBranchRSYbPair<"clgt", 0xEB2B, GR64>;
 221   }
 222
 223   foreach V = [ "E", "H", "L", "HE", "LE", "LH",
 224                 "NE", "NH", "NL", "NHE", "NLE", "NLH" ] in {
 225     def CRTAsm#V   : FixedCmpBranchRRFc<ICV<V>, "crt",   0xB972, GR32>;
 226     def CGRTAsm#V  : FixedCmpBranchRRFc<ICV<V>, "cgrt",  0xB960, GR64>;
 227     def CLRTAsm#V  : FixedCmpBranchRRFc<ICV<V>, "clrt",  0xB973, GR32>;
 228     def CLGRTAsm#V : FixedCmpBranchRRFc<ICV<V>, "clgrt", 0xB961, GR64>;
 229     def CITAsm#V   : FixedCmpBranchRIEa<ICV<V>, "cit",   0xEC72, GR32,
 230                                          imm32sx16>;
 231     def CGITAsm#V  : FixedCmpBranchRIEa<ICV<V>, "cgit",  0xEC70, GR64,
 232                                          imm64sx16>;
 233     def CLFITAsm#V : FixedCmpBranchRIEa<ICV<V>, "clfit", 0xEC73, GR32,
 234                                          imm32zx16>;
 235     def CLGITAsm#V : FixedCmpBranchRIEa<ICV<V>, "clgit", 0xEC71, GR64,
 236                                          imm64zx16>;
 237     let Predicates = [FeatureMiscellaneousExtensions] in {
 238       def CLTAsm#V  : FixedCmpBranchRSYb<ICV<V>, "clt",  0xEB23, GR32>;
 239       def CLGTAsm#V : FixedCmpBranchRSYb<ICV<V>, "clgt", 0xEB2B, GR64>;
 240     }
 241   }
 242 }
 243
 244 //===----------------------------------------------------------------------===//
 245 // Call and return instructions
 246 //===----------------------------------------------------------------------===//
 247
 248 // Define the general form of the call instructions for the asm parser.
 249 // These instructions don't hard-code %r14 as the return address register.
 250 let isCall = 1, Defs = [CC] in {
 251   def BRAS  : CallRI <"bras", 0xA75>;
 252   def BRASL : CallRIL<"brasl", 0xC05>;
 253   def BAS   : CallRX <"bas", 0x4D>;
 254   def BASR  : CallRR <"basr", 0x0D>;
 255 }
 256
 257 // Regular calls.
 258 let isCall = 1, Defs = [R14D, CC] in {
 259   def CallBRASL : Alias<6, (outs), (ins pcrel32:$I2, variable_ops),
 260                         [(z_call pcrel32:$I2)]>;
 261   def CallBASR  : Alias<2, (outs), (ins ADDR64:$R2, variable_ops),
 262                         [(z_call ADDR64:$R2)]>;
 263 }
 264
 265 // TLS calls.  These will be lowered into a call to __tls_get_offset,
 266 // with an extra relocation specifying the TLS symbol.
 267 let isCall = 1, Defs = [R14D, CC] in {
 268   def TLS_GDCALL : Alias<6, (outs), (ins tlssym:$I2, variable_ops),
 269                          [(z_tls_gdcall tglobaltlsaddr:$I2)]>;
 270   def TLS_LDCALL : Alias<6, (outs), (ins tlssym:$I2, variable_ops),
 271                          [(z_tls_ldcall tglobaltlsaddr:$I2)]>;
 272 }
 273
 274 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 275 // are argument registers and since branching to R0 is a no-op.
 276 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 277   def CallJG : Alias<6, (outs), (ins pcrel32:$I2),
 278                      [(z_sibcall pcrel32:$I2)]>;
 279   let Uses = [R1D] in
 280     def CallBR : Alias<2, (outs), (ins), [(z_sibcall R1D)]>;
 281 }
 282
 283 // Conditional sibling calls.
 284 let CCMaskFirst = 1, isCall = 1, isTerminator = 1, isReturn = 1 in {
 285   def CallBRCL : Alias<6, (outs), (ins cond4:$valid, cond4:$R1,
 286                                    pcrel32:$I2), []>;
 287   let Uses = [R1D] in
 288     def CallBCR : Alias<2, (outs), (ins cond4:$valid, cond4:$R1), []>;
 289 }
 290
 291 // Fused compare and conditional sibling calls.
 292 let isCall = 1, isTerminator = 1, isReturn = 1, Uses = [R1D] in {
 293   def CRBCall : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 294   def CGRBCall : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 295   def CIBCall : Alias<6, (outs), (ins GR32:$R1, imm32sx8:$I2, cond4:$M3), []>;
 296   def CGIBCall : Alias<6, (outs), (ins GR64:$R1, imm64sx8:$I2, cond4:$M3), []>;
 297   def CLRBCall : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 298   def CLGRBCall : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 299   def CLIBCall : Alias<6, (outs), (ins GR32:$R1, imm32zx8:$I2, cond4:$M3), []>;
 300   def CLGIBCall : Alias<6, (outs), (ins GR64:$R1, imm64zx8:$I2, cond4:$M3), []>;
 301 }
 302
 303 // A return instruction (br %r14).
 304 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 305   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
 306
 307 // A conditional return instruction (bcr <cond>, %r14).
 308 let isReturn = 1, isTerminator = 1, hasCtrlDep = 1, CCMaskFirst = 1, Uses = [CC] in
 309   def CondReturn : Alias<2, (outs), (ins cond4:$valid, cond4:$R1), []>;
 310
 311 // Fused compare and conditional returns.
 312 let isReturn = 1, isTerminator = 1, hasCtrlDep = 1 in {
 313   def CRBReturn : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 314   def CGRBReturn : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 315   def CIBReturn : Alias<6, (outs), (ins GR32:$R1, imm32sx8:$I2, cond4:$M3), []>;
 316   def CGIBReturn : Alias<6, (outs), (ins GR64:$R1, imm64sx8:$I2, cond4:$M3), []>;
 317   def CLRBReturn : Alias<6, (outs), (ins GR32:$R1, GR32:$R2, cond4:$M3), []>;
 318   def CLGRBReturn : Alias<6, (outs), (ins GR64:$R1, GR64:$R2, cond4:$M3), []>;
 319   def CLIBReturn : Alias<6, (outs), (ins GR32:$R1, imm32zx8:$I2, cond4:$M3), []>;
 320   def CLGIBReturn : Alias<6, (outs), (ins GR64:$R1, imm64zx8:$I2, cond4:$M3), []>;
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 // Select instructions
 325 //===----------------------------------------------------------------------===//
 326
 327 def Select32    : SelectWrapper<i32, GR32>,
 328                   Requires<[FeatureNoLoadStoreOnCond]>;
 329 def Select64    : SelectWrapper<i64, GR64>,
 330                   Requires<[FeatureNoLoadStoreOnCond]>;
 331
 332 // We don't define 32-bit Mux stores if we don't have STOCFH, because the
 333 // low-only STOC should then always be used if possible.
 334 defm CondStore8Mux  : CondStores<GRX32, nonvolatile_truncstorei8,
 335                                  nonvolatile_anyextloadi8, bdxaddr20only>,
 336                       Requires<[FeatureHighWord]>;
 337 defm CondStore16Mux : CondStores<GRX32, nonvolatile_truncstorei16,
 338                                  nonvolatile_anyextloadi16, bdxaddr20only>,
 339                       Requires<[FeatureHighWord]>;
 340 defm CondStore32Mux : CondStores<GRX32, nonvolatile_store,
 341                                  nonvolatile_load, bdxaddr20only>,
 342                       Requires<[FeatureLoadStoreOnCond2]>;
 343 defm CondStore8     : CondStores<GR32, nonvolatile_truncstorei8,
 344                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 345 defm CondStore16    : CondStores<GR32, nonvolatile_truncstorei16,
 346                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 347 defm CondStore32    : CondStores<GR32, nonvolatile_store,
 348                                  nonvolatile_load, bdxaddr20only>;
 349
 350 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 351                     nonvolatile_anyextloadi8, bdxaddr20only>;
 352 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 353                     nonvolatile_anyextloadi16, bdxaddr20only>;
 354 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 355                     nonvolatile_anyextloadi32, bdxaddr20only>;
 356 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 357                               nonvolatile_load, bdxaddr20only>;
 358
 359 //===----------------------------------------------------------------------===//
 360 // Move instructions
 361 //===----------------------------------------------------------------------===//
 362
 363 // Register moves.
 364 // Expands to LR, RISBHG or RISBLG, depending on the choice of registers.
 365 def LRMux : UnaryRRPseudo<"lr", null_frag, GRX32, GRX32>,
 366             Requires<[FeatureHighWord]>;
 367 def LR  : UnaryRR <"lr",  0x18,   null_frag, GR32, GR32>;
 368 def LGR : UnaryRRE<"lgr", 0xB904, null_frag, GR64, GR64>;
 369
 370 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 371   def LTR  : UnaryRR <"ltr",  0x12,   null_frag, GR32, GR32>;
 372   def LTGR : UnaryRRE<"ltgr", 0xB902, null_frag, GR64, GR64>;
 373 }
 374
 375 let usesCustomInserter = 1, hasNoSchedulingInfo = 1 in
 376   def PAIR128 : Pseudo<(outs GR128:$dst), (ins GR64:$hi, GR64:$lo), []>;
 377
 378 // Immediate moves.
 379 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in {
 380   // 16-bit sign-extended immediates.  LHIMux expands to LHI or IIHF,
 381   // deopending on the choice of register.
 382   def LHIMux : UnaryRIPseudo<bitconvert, GRX32, imm32sx16>,
 383                Requires<[FeatureHighWord]>;
 384   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 385   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 386
 387   // Other 16-bit immediates.
 388   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 389   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 390   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 391   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 392
 393   // 32-bit immediates.
 394   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 395   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 396   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 397 }
 398
 399 // Register loads.
 400 let canFoldAsLoad = 1, SimpleBDXLoad = 1, mayLoad = 1 in {
 401   // Expands to L, LY or LFH, depending on the choice of register.
 402   def LMux : UnaryRXYPseudo<"l", load, GRX32, 4>,
 403              Requires<[FeatureHighWord]>;
 404   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 405   def LFH : UnaryRXY<"lfh", 0xE3CA, load, GRH32, 4>,
 406             Requires<[FeatureHighWord]>;
 407   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 408
 409   // These instructions are split after register allocation, so we don't
 410   // want a custom inserter.
 411   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 412     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 413                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 414   }
 415 }
 416 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 417   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 418   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 419 }
 420
 421 let canFoldAsLoad = 1 in {
 422   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 423   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 424 }
 425
 426 // Load and zero rightmost byte.
 427 let Predicates = [FeatureLoadAndZeroRightmostByte] in {
 428   def LZRF : UnaryRXY<"lzrf", 0xE33B, null_frag, GR32, 4>;
 429   def LZRG : UnaryRXY<"lzrg", 0xE32A, null_frag, GR64, 8>;
 430   def : Pat<(and (i32 (load bdxaddr20only:$src)), 0xffffff00),
 431             (LZRF bdxaddr20only:$src)>;
 432   def : Pat<(and (i64 (load bdxaddr20only:$src)), 0xffffffffffffff00),
 433             (LZRG bdxaddr20only:$src)>;
 434 }
 435
 436 // Load and trap.
 437 let Predicates = [FeatureLoadAndTrap], hasSideEffects = 1 in {
 438   def LAT   : UnaryRXY<"lat",   0xE39F, null_frag, GR32, 4>;
 439   def LFHAT : UnaryRXY<"lfhat", 0xE3C8, null_frag, GRH32, 4>;
 440   def LGAT  : UnaryRXY<"lgat",  0xE385, null_frag, GR64, 8>;
 441 }
 442
 443 // Register stores.
 444 let SimpleBDXStore = 1, mayStore = 1 in {
 445   // Expands to ST, STY or STFH, depending on the choice of register.
 446   def STMux : StoreRXYPseudo<store, GRX32, 4>,
 447               Requires<[FeatureHighWord]>;
 448   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 449   def STFH : StoreRXY<"stfh", 0xE3CB, store, GRH32, 4>,
 450              Requires<[FeatureHighWord]>;
 451   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 452
 453   // These instructions are split after register allocation, so we don't
 454   // want a custom inserter.
 455   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 456     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 457                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 458   }
 459 }
 460 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 461 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 462
 463 // 8-bit immediate stores to 8-bit fields.
 464 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 465
 466 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 467 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 468 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 469 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 470
 471 // Memory-to-memory moves.
 472 let mayLoad = 1, mayStore = 1 in
 473   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 474 let mayLoad = 1, mayStore = 1, Defs = [CC] in {
 475   def MVCL  : SideEffectBinaryMemMemRR<"mvcl", 0x0E, GR128, GR128>;
 476   def MVCLE : SideEffectTernaryMemMemRS<"mvcle", 0xA8, GR128, GR128>;
 477   def MVCLU : SideEffectTernaryMemMemRSY<"mvclu", 0xEB8E, GR128, GR128>;
 478 }
 479
 480 // String moves.
 481 let mayLoad = 1, mayStore = 1, Defs = [CC] in
 482   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 483
 484 //===----------------------------------------------------------------------===//
 485 // Conditional move instructions
 486 //===----------------------------------------------------------------------===//
 487
 488 let Predicates = [FeatureLoadStoreOnCond2], Uses = [CC] in {
 489   // Load immediate on condition.  Matched via DAG pattern and created
 490   // by the PeepholeOptimizer via FoldImmediate.
 491
 492   // Expands to LOCHI or LOCHHI, depending on the choice of register.
 493   def LOCHIMux : CondBinaryRIEPseudo<GRX32, imm32sx16>;
 494   defm LOCHHI  : CondBinaryRIEPair<"lochhi", 0xEC4E, GRH32, imm32sx16>;
 495   defm LOCHI   : CondBinaryRIEPair<"lochi",  0xEC42, GR32, imm32sx16>;
 496   defm LOCGHI  : CondBinaryRIEPair<"locghi", 0xEC46, GR64, imm64sx16>;
 497
 498   // Move register on condition.  Matched via DAG pattern and
 499   // created by early if-conversion.
 500   let isCommutable = 1 in {
 501     // Expands to LOCR or LOCFHR or a branch-and-move sequence,
 502     // depending on the choice of registers.
 503     def LOCRMux : CondBinaryRRFPseudo<GRX32, GRX32>;
 504     defm LOCFHR : CondBinaryRRFPair<"locfhr", 0xB9E0, GRH32, GRH32>;
 505   }
 506
 507   // Load on condition.  Matched via DAG pattern.
 508   // Expands to LOC or LOCFH, depending on the choice of register.
 509   def LOCMux : CondUnaryRSYPseudo<nonvolatile_load, GRX32, 4>;
 510   defm LOCFH : CondUnaryRSYPair<"locfh", 0xEBE0, nonvolatile_load, GRH32, 4>;
 511
 512   // Store on condition.  Expanded from CondStore* pseudos.
 513   // Expands to STOC or STOCFH, depending on the choice of register.
 514   def STOCMux : CondStoreRSYPseudo<GRX32, 4>;
 515   defm STOCFH : CondStoreRSYPair<"stocfh", 0xEBE1, GRH32, 4>;
 516
 517   // Define AsmParser extended mnemonics for each general condition-code mask.
 518   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
 519                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
 520     def LOCHIAsm#V  : FixedCondBinaryRIE<CV<V>, "lochi",  0xEC42, GR32,
 521                                          imm32sx16>;
 522     def LOCGHIAsm#V : FixedCondBinaryRIE<CV<V>, "locghi", 0xEC46, GR64,
 523                                          imm64sx16>;
 524     def LOCHHIAsm#V : FixedCondBinaryRIE<CV<V>, "lochhi", 0xEC4E, GRH32,
 525                                          imm32sx16>;
 526     def LOCFHRAsm#V : FixedCondBinaryRRF<CV<V>, "locfhr", 0xB9E0, GRH32, GRH32>;
 527     def LOCFHAsm#V  : FixedCondUnaryRSY<CV<V>, "locfh",  0xEBE0, GRH32, 4>;
 528     def STOCFHAsm#V : FixedCondStoreRSY<CV<V>, "stocfh", 0xEBE1, GRH32, 4>;
 529   }
 530 }
 531
 532 let Predicates = [FeatureLoadStoreOnCond], Uses = [CC] in {
 533   // Move register on condition.  Matched via DAG pattern and
 534   // created by early if-conversion.
 535   let isCommutable = 1 in {
 536     defm LOCR  : CondBinaryRRFPair<"locr",  0xB9F2, GR32, GR32>;
 537     defm LOCGR : CondBinaryRRFPair<"locgr", 0xB9E2, GR64, GR64>;
 538   }
 539
 540   // Load on condition.  Matched via DAG pattern.
 541   defm LOC  : CondUnaryRSYPair<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 542   defm LOCG : CondUnaryRSYPair<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 543
 544   // Store on condition.  Expanded from CondStore* pseudos.
 545   defm STOC  : CondStoreRSYPair<"stoc",  0xEBF3, GR32, 4>;
 546   defm STOCG : CondStoreRSYPair<"stocg", 0xEBE3, GR64, 8>;
 547
 548   // Define AsmParser extended mnemonics for each general condition-code mask.
 549   foreach V = [ "E", "NE", "H", "NH", "L", "NL", "HE", "NHE", "LE", "NLE",
 550                 "Z", "NZ", "P", "NP", "M", "NM", "LH", "NLH", "O", "NO" ] in {
 551     def LOCRAsm#V   : FixedCondBinaryRRF<CV<V>, "locr",  0xB9F2, GR32, GR32>;
 552     def LOCGRAsm#V  : FixedCondBinaryRRF<CV<V>, "locgr", 0xB9E2, GR64, GR64>;
 553     def LOCAsm#V    : FixedCondUnaryRSY<CV<V>, "loc",   0xEBF2, GR32, 4>;
 554     def LOCGAsm#V   : FixedCondUnaryRSY<CV<V>, "locg",  0xEBE2, GR64, 8>;
 555     def STOCAsm#V   : FixedCondStoreRSY<CV<V>, "stoc",  0xEBF3, GR32, 4>;
 556     def STOCGAsm#V  : FixedCondStoreRSY<CV<V>, "stocg", 0xEBE3, GR64, 8>;
 557   }
 558 }
 559 //===----------------------------------------------------------------------===//
 560 // Sign extensions
 561 //===----------------------------------------------------------------------===//
 562 //
 563 // Note that putting these before zero extensions mean that we will prefer
 564 // them for anyextload*.  There's not really much to choose between the two
 565 // either way, but signed-extending loads have a short LH and a long LHY,
 566 // while zero-extending loads have only the long LLH.
 567 //
 568 //===----------------------------------------------------------------------===//
 569
 570 // 32-bit extensions from registers.
 571 def LBR : UnaryRRE<"lbr", 0xB926, sext8,  GR32, GR32>;
 572 def LHR : UnaryRRE<"lhr", 0xB927, sext16, GR32, GR32>;
 573
 574 // 64-bit extensions from registers.
 575 def LGBR : UnaryRRE<"lgbr", 0xB906, sext8,  GR64, GR64>;
 576 def LGHR : UnaryRRE<"lghr", 0xB907, sext16, GR64, GR64>;
 577 def LGFR : UnaryRRE<"lgfr", 0xB914, sext32, GR64, GR32>;
 578
 579 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 580   def LTGFR : UnaryRRE<"ltgfr", 0xB912, null_frag, GR64, GR32>;
 581
 582 // Match 32-to-64-bit sign extensions in which the source is already
 583 // in a 64-bit register.
 584 def : Pat<(sext_inreg GR64:$src, i32),
 585           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 586
 587 // 32-bit extensions from 8-bit memory.  LBMux expands to LB or LBH,
 588 // depending on the choice of register.
 589 def LBMux : UnaryRXYPseudo<"lb", asextloadi8, GRX32, 1>,
 590             Requires<[FeatureHighWord]>;
 591 def LB  : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 592 def LBH : UnaryRXY<"lbh", 0xE3C0, asextloadi8, GRH32, 1>,
 593           Requires<[FeatureHighWord]>;
 594
 595 // 32-bit extensions from 16-bit memory.  LHMux expands to LH or LHH,
 596 // depending on the choice of register.
 597 def LHMux : UnaryRXYPseudo<"lh", asextloadi16, GRX32, 2>,
 598             Requires<[FeatureHighWord]>;
 599 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 600 def  LHH  : UnaryRXY<"lhh", 0xE3C4, asextloadi16, GRH32, 2>,
 601             Requires<[FeatureHighWord]>;
 602 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 603
 604 // 64-bit extensions from memory.
 605 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 606 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 607 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 608 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 609 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 610 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 611   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 612
 613 //===----------------------------------------------------------------------===//
 614 // Zero extensions
 615 //===----------------------------------------------------------------------===//
 616
 617 // 32-bit extensions from registers.
 618
 619 // Expands to LLCR or RISB[LH]G, depending on the choice of registers.
 620 def LLCRMux : UnaryRRPseudo<"llcr", zext8, GRX32, GRX32>,
 621               Requires<[FeatureHighWord]>;
 622 def LLCR    : UnaryRRE<"llcr", 0xB994, zext8,  GR32, GR32>;
 623 // Expands to LLHR or RISB[LH]G, depending on the choice of registers.
 624 def LLHRMux : UnaryRRPseudo<"llhr", zext16, GRX32, GRX32>,
 625               Requires<[FeatureHighWord]>;
 626 def LLHR    : UnaryRRE<"llhr", 0xB995, zext16, GR32, GR32>;
 627
 628 // 64-bit extensions from registers.
 629 def LLGCR : UnaryRRE<"llgcr", 0xB984, zext8,  GR64, GR64>;
 630 def LLGHR : UnaryRRE<"llghr", 0xB985, zext16, GR64, GR64>;
 631 def LLGFR : UnaryRRE<"llgfr", 0xB916, zext32, GR64, GR32>;
 632
 633 // Match 32-to-64-bit zero extensions in which the source is already
 634 // in a 64-bit register.
 635 def : Pat<(and GR64:$src, 0xffffffff),
 636           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 637
 638 // 32-bit extensions from 8-bit memory.  LLCMux expands to LLC or LLCH,
 639 // depending on the choice of register.
 640 def LLCMux : UnaryRXYPseudo<"llc", azextloadi8, GRX32, 1>,
 641              Requires<[FeatureHighWord]>;
 642 def LLC  : UnaryRXY<"llc", 0xE394, azextloadi8, GR32, 1>;
 643 def LLCH : UnaryRXY<"llch", 0xE3C2, azextloadi8, GRH32, 1>,
 644            Requires<[FeatureHighWord]>;
 645
 646 // 32-bit extensions from 16-bit memory.  LLHMux expands to LLH or LLHH,
 647 // depending on the choice of register.
 648 def LLHMux : UnaryRXYPseudo<"llh", azextloadi16, GRX32, 2>,
 649              Requires<[FeatureHighWord]>;
 650 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 651 def LLHH  : UnaryRXY<"llhh", 0xE3C6, azextloadi16, GRH32, 2>,
 652             Requires<[FeatureHighWord]>;
 653 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 654
 655 // 64-bit extensions from memory.
 656 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 657 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 658 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 659 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 660 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 661
 662 // 31-to-64-bit zero extensions.
 663 def LLGTR : UnaryRRE<"llgtr", 0xB917, null_frag, GR64, GR64>;
 664 def LLGT  : UnaryRXY<"llgt",  0xE317, null_frag, GR64, 4>;
 665 def : Pat<(and GR64:$src, 0x7fffffff),
 666           (LLGTR GR64:$src)>;
 667 def : Pat<(and (i64 (azextloadi32 bdxaddr20only:$src)), 0x7fffffff),
 668           (LLGT bdxaddr20only:$src)>;
 669
 670 // Load and zero rightmost byte.
 671 let Predicates = [FeatureLoadAndZeroRightmostByte] in {
 672   def LLZRGF : UnaryRXY<"llzrgf", 0xE33A, null_frag, GR64, 4>;
 673   def : Pat<(and (i64 (azextloadi32 bdxaddr20only:$src)), 0xffffff00),
 674             (LLZRGF bdxaddr20only:$src)>;
 675 }
 676
 677 // Load and trap.
 678 let Predicates = [FeatureLoadAndTrap], hasSideEffects = 1 in {
 679   def LLGFAT : UnaryRXY<"llgfat", 0xE39D, null_frag, GR64, 4>;
 680   def LLGTAT : UnaryRXY<"llgtat", 0xE39C, null_frag, GR64, 4>;
 681 }
 682
 683 // Extend GR64s to GR128s.
 684 let usesCustomInserter = 1, hasNoSchedulingInfo = 1 in
 685   def ZEXT128 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
 686
 687 //===----------------------------------------------------------------------===//
 688 // "Any" extensions
 689 //===----------------------------------------------------------------------===//
 690
 691 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
 692 def : Pat<(i64 (anyext GR32:$src)),
 693           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32)>;
 694
 695 // Extend GR64s to GR128s.
 696 let usesCustomInserter = 1, hasNoSchedulingInfo = 1 in
 697   def AEXT128 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
 698
 699 //===----------------------------------------------------------------------===//
 700 // Truncations
 701 //===----------------------------------------------------------------------===//
 702
 703 // Truncations of 64-bit registers to 32-bit registers.
 704 def : Pat<(i32 (trunc GR64:$src)),
 705           (EXTRACT_SUBREG GR64:$src, subreg_l32)>;
 706
 707 // Truncations of 32-bit registers to 8-bit memory.  STCMux expands to
 708 // STC, STCY or STCH, depending on the choice of register.
 709 def STCMux : StoreRXYPseudo<truncstorei8, GRX32, 1>,
 710              Requires<[FeatureHighWord]>;
 711 defm STC : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8, GR32, 1>;
 712 def STCH : StoreRXY<"stch", 0xE3C3, truncstorei8, GRH32, 1>,
 713            Requires<[FeatureHighWord]>;
 714
 715 // Truncations of 32-bit registers to 16-bit memory.  STHMux expands to
 716 // STH, STHY or STHH, depending on the choice of register.
 717 def STHMux : StoreRXYPseudo<truncstorei16, GRX32, 1>,
 718              Requires<[FeatureHighWord]>;
 719 defm STH : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 720 def STHH : StoreRXY<"sthh", 0xE3C7, truncstorei16, GRH32, 2>,
 721            Requires<[FeatureHighWord]>;
 722 def STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 723
 724 // Truncations of 64-bit registers to memory.
 725 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 726 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 727 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 728 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 729 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 730
 731 // Store characters under mask -- not (yet) used for codegen.
 732 defm STCM : StoreBinaryRSPair<"stcm", 0xBE, 0xEB2D, GR32, 0>;
 733 def STCMH : StoreBinaryRSY<"stcmh", 0xEB2C, GRH32, 0>;
 734
 735 //===----------------------------------------------------------------------===//
 736 // Multi-register moves
 737 //===----------------------------------------------------------------------===//
 738
 739 // Multi-register loads.
 740 defm LM : LoadMultipleRSPair<"lm", 0x98, 0xEB98, GR32>;
 741 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 742 def LMH : LoadMultipleRSY<"lmh", 0xEB96, GRH32>;
 743 def LMD : LoadMultipleSSe<"lmd", 0xEF, GR64>;
 744
 745 // Multi-register stores.
 746 defm STM : StoreMultipleRSPair<"stm", 0x90, 0xEB90, GR32>;
 747 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 748 def STMH : StoreMultipleRSY<"stmh", 0xEB26, GRH32>;
 749
 750 //===----------------------------------------------------------------------===//
 751 // Byte swaps
 752 //===----------------------------------------------------------------------===//
 753
 754 // Byte-swapping register moves.
 755 def LRVR  : UnaryRRE<"lrvr",  0xB91F, bswap, GR32, GR32>;
 756 def LRVGR : UnaryRRE<"lrvgr", 0xB90F, bswap, GR64, GR64>;
 757
 758 // Byte-swapping loads.
 759 def LRVH : UnaryRXY<"lrvh", 0xE31F, z_loadbswap16, GR32, 2>;
 760 def LRV  : UnaryRXY<"lrv",  0xE31E, z_loadbswap32, GR32, 4>;
 761 def LRVG : UnaryRXY<"lrvg", 0xE30F, z_loadbswap64, GR64, 8>;
 762
 763 // Byte-swapping stores.
 764 def STRVH : StoreRXY<"strvh", 0xE33F, z_storebswap16, GR32, 2>;
 765 def STRV  : StoreRXY<"strv",  0xE33E, z_storebswap32, GR32, 4>;
 766 def STRVG : StoreRXY<"strvg", 0xE32F, z_storebswap64, GR64, 8>;
 767
 768 // Byte-swapping memory-to-memory moves.
 769 let mayLoad = 1, mayStore = 1 in
 770   def MVCIN : SideEffectBinarySSa<"mvcin", 0xE8>;
 771
 772 //===----------------------------------------------------------------------===//
 773 // Load address instructions
 774 //===----------------------------------------------------------------------===//
 775
 776 // Load BDX-style addresses.
 777 let isAsCheapAsAMove = 1, isReMaterializable = 1 in
 778   defm LA : LoadAddressRXPair<"la", 0x41, 0xE371, bitconvert>;
 779
 780 // Load a PC-relative address.  There's no version of this instruction
 781 // with a 16-bit offset, so there's no relaxation.
 782 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in
 783   def LARL : LoadAddressRIL<"larl", 0xC00, bitconvert>;
 784
 785 // Load the Global Offset Table address.  This will be lowered into a
 786 //     larl $R1, _GLOBAL_OFFSET_TABLE_
 787 // instruction.
 788 def GOT : Alias<6, (outs GR64:$R1), (ins),
 789                 [(set GR64:$R1, (global_offset_table))]>;
 790
 791 //===----------------------------------------------------------------------===//
 792 // Absolute and Negation
 793 //===----------------------------------------------------------------------===//
 794
 795 let Defs = [CC] in {
 796   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 797     def LPR  : UnaryRR <"lpr",  0x10,   z_iabs, GR32, GR32>;
 798     def LPGR : UnaryRRE<"lpgr", 0xB900, z_iabs, GR64, GR64>;
 799   }
 800   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 801     def LPGFR : UnaryRRE<"lpgfr", 0xB910, null_frag, GR64, GR32>;
 802 }
 803 def : Pat<(z_iabs32 GR32:$src), (LPR  GR32:$src)>;
 804 def : Pat<(z_iabs64 GR64:$src), (LPGR GR64:$src)>;
 805 defm : SXU<z_iabs,   LPGFR>;
 806 defm : SXU<z_iabs64, LPGFR>;
 807
 808 let Defs = [CC] in {
 809   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 810     def LNR  : UnaryRR <"lnr",  0x11,   z_inegabs, GR32, GR32>;
 811     def LNGR : UnaryRRE<"lngr", 0xB901, z_inegabs, GR64, GR64>;
 812   }
 813   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 814     def LNGFR : UnaryRRE<"lngfr", 0xB911, null_frag, GR64, GR32>;
 815 }
 816 def : Pat<(z_inegabs32 GR32:$src), (LNR  GR32:$src)>;
 817 def : Pat<(z_inegabs64 GR64:$src), (LNGR GR64:$src)>;
 818 defm : SXU<z_inegabs,   LNGFR>;
 819 defm : SXU<z_inegabs64, LNGFR>;
 820
 821 let Defs = [CC] in {
 822   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 823     def LCR  : UnaryRR <"lcr",  0x13,   ineg, GR32, GR32>;
 824     def LCGR : UnaryRRE<"lcgr", 0xB903, ineg, GR64, GR64>;
 825   }
 826   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 827     def LCGFR : UnaryRRE<"lcgfr", 0xB913, null_frag, GR64, GR32>;
 828 }
 829 defm : SXU<ineg, LCGFR>;
 830
 831 //===----------------------------------------------------------------------===//
 832 // Insertion
 833 //===----------------------------------------------------------------------===//
 834
 835 let isCodeGenOnly = 1 in
 836   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 837 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 838
 839 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 840 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 841
 842 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 843 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 844
 845 // Insert characters under mask -- not (yet) used for codegen.
 846 let Defs = [CC] in {
 847   defm ICM : TernaryRSPair<"icm", 0xBF, 0xEB81, GR32, 0>;
 848   def ICMH : TernaryRSY<"icmh", 0xEB80, GRH32, 0>;
 849 }
 850
 851 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 852 // We don't have or_as_insert equivalents of these operations because
 853 // OI is available instead.
 854 //
 855 // IIxMux expands to II[LH]x, depending on the choice of register.
 856 def IILMux : BinaryRIPseudo<insertll, GRX32, imm32ll16>,
 857              Requires<[FeatureHighWord]>;
 858 def IIHMux : BinaryRIPseudo<insertlh, GRX32, imm32lh16>,
 859              Requires<[FeatureHighWord]>;
 860 def IILL : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 861 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 862 def IIHL : BinaryRI<"iihl", 0xA51, insertll, GRH32, imm32ll16>;
 863 def IIHH : BinaryRI<"iihh", 0xA50, insertlh, GRH32, imm32lh16>;
 864 def IILL64 : BinaryAliasRI<insertll, GR64, imm64ll16>;
 865 def IILH64 : BinaryAliasRI<insertlh, GR64, imm64lh16>;
 866 def IIHL64 : BinaryAliasRI<inserthl, GR64, imm64hl16>;
 867 def IIHH64 : BinaryAliasRI<inserthh, GR64, imm64hh16>;
 868
 869 // ...likewise for 32-bit immediates.  For GR32s this is a general
 870 // full-width move.  (We use IILF rather than something like LLILF
 871 // for 32-bit moves because IILF leaves the upper 32 bits of the
 872 // GR64 unchanged.)
 873 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in {
 874   def IIFMux : UnaryRIPseudo<bitconvert, GRX32, uimm32>,
 875                Requires<[FeatureHighWord]>;
 876   def IILF : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 877   def IIHF : UnaryRIL<"iihf", 0xC08, bitconvert, GRH32, uimm32>;
 878 }
 879 def IILF64 : BinaryAliasRIL<insertlf, GR64, imm64lf32>;
 880 def IIHF64 : BinaryAliasRIL<inserthf, GR64, imm64hf32>;
 881
 882 // An alternative model of inserthf, with the first operand being
 883 // a zero-extended value.
 884 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 885           (IIHF64 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
 886                   imm64hf32:$imm)>;
 887
 888 //===----------------------------------------------------------------------===//
 889 // Addition
 890 //===----------------------------------------------------------------------===//
 891
 892 // Addition producing a signed overflow flag.
 893 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 894   // Addition of a register.
 895   let isCommutable = 1 in {
 896     defm AR : BinaryRRAndK<"ar", 0x1A, 0xB9F8, z_sadd, GR32, GR32>;
 897     defm AGR : BinaryRREAndK<"agr", 0xB908, 0xB9E8, z_sadd, GR64, GR64>;
 898   }
 899   def AGFR : BinaryRRE<"agfr", 0xB918, null_frag, GR64, GR32>;
 900
 901   // Addition to a high register.
 902   def AHHHR : BinaryRRFa<"ahhhr", 0xB9C8, null_frag, GRH32, GRH32, GRH32>,
 903               Requires<[FeatureHighWord]>;
 904   def AHHLR : BinaryRRFa<"ahhlr", 0xB9D8, null_frag, GRH32, GRH32, GR32>,
 905               Requires<[FeatureHighWord]>;
 906
 907   // Addition of signed 16-bit immediates.
 908   defm AHIMux : BinaryRIAndKPseudo<"ahimux", z_sadd, GRX32, imm32sx16>;
 909   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, z_sadd, GR32, imm32sx16>;
 910   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, z_sadd, GR64, imm64sx16>;
 911
 912   // Addition of signed 32-bit immediates.
 913   def AFIMux : BinaryRIPseudo<z_sadd, GRX32, simm32>,
 914                Requires<[FeatureHighWord]>;
 915   def AFI  : BinaryRIL<"afi",  0xC29, z_sadd, GR32, simm32>;
 916   def AIH  : BinaryRIL<"aih",  0xCC8, z_sadd, GRH32, simm32>,
 917              Requires<[FeatureHighWord]>;
 918   def AGFI : BinaryRIL<"agfi", 0xC28, z_sadd, GR64, imm64sx32>;
 919
 920   // Addition of memory.
 921   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, z_sadd, GR32, asextloadi16, 2>;
 922   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, z_sadd, GR32, load, 4>;
 923   def  AGH : BinaryRXY<"agh", 0xE338, z_sadd, GR64, asextloadi16, 2>,
 924              Requires<[FeatureMiscellaneousExtensions2]>;
 925   def  AGF : BinaryRXY<"agf", 0xE318, z_sadd, GR64, asextloadi32, 4>;
 926   def  AG  : BinaryRXY<"ag",  0xE308, z_sadd, GR64, load, 8>;
 927
 928   // Addition to memory.
 929   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 930   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 931 }
 932 defm : SXB<z_sadd, GR64, AGFR>;
 933
 934 // Addition producing a carry.
 935 let Defs = [CC] in {
 936   // Addition of a register.
 937   let isCommutable = 1 in {
 938     defm ALR : BinaryRRAndK<"alr", 0x1E, 0xB9FA, z_uadd, GR32, GR32>;
 939     defm ALGR : BinaryRREAndK<"algr", 0xB90A, 0xB9EA, z_uadd, GR64, GR64>;
 940   }
 941   def ALGFR : BinaryRRE<"algfr", 0xB91A, null_frag, GR64, GR32>;
 942
 943   // Addition to a high register.
 944   def ALHHHR : BinaryRRFa<"alhhhr", 0xB9CA, null_frag, GRH32, GRH32, GRH32>,
 945                Requires<[FeatureHighWord]>;
 946   def ALHHLR : BinaryRRFa<"alhhlr", 0xB9DA, null_frag, GRH32, GRH32, GR32>,
 947                Requires<[FeatureHighWord]>;
 948
 949   // Addition of signed 16-bit immediates.
 950   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, z_uadd, GR32, imm32sx16>,
 951                 Requires<[FeatureDistinctOps]>;
 952   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, z_uadd, GR64, imm64sx16>,
 953                 Requires<[FeatureDistinctOps]>;
 954
 955   // Addition of unsigned 32-bit immediates.
 956   def ALFI  : BinaryRIL<"alfi",  0xC2B, z_uadd, GR32, uimm32>;
 957   def ALGFI : BinaryRIL<"algfi", 0xC2A, z_uadd, GR64, imm64zx32>;
 958
 959   // Addition of signed 32-bit immediates.
 960   def ALSIH : BinaryRIL<"alsih", 0xCCA, null_frag, GRH32, simm32>,
 961               Requires<[FeatureHighWord]>;
 962
 963   // Addition of memory.
 964   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, z_uadd, GR32, load, 4>;
 965   def  ALGF : BinaryRXY<"algf", 0xE31A, z_uadd, GR64, azextloadi32, 4>;
 966   def  ALG  : BinaryRXY<"alg",  0xE30A, z_uadd, GR64, load, 8>;
 967
 968   // Addition to memory.
 969   def ALSI  : BinarySIY<"alsi",  0xEB6E, null_frag, imm32sx8>;
 970   def ALGSI : BinarySIY<"algsi", 0xEB7E, null_frag, imm64sx8>;
 971 }
 972 defm : ZXB<z_uadd, GR64, ALGFR>;
 973
 974 // Addition producing and using a carry.
 975 let Defs = [CC], Uses = [CC] in {
 976   // Addition of a register.
 977   def ALCR  : BinaryRRE<"alcr",  0xB998, z_addcarry, GR32, GR32>;
 978   def ALCGR : BinaryRRE<"alcgr", 0xB988, z_addcarry, GR64, GR64>;
 979
 980   // Addition of memory.
 981   def ALC  : BinaryRXY<"alc",  0xE398, z_addcarry, GR32, load, 4>;
 982   def ALCG : BinaryRXY<"alcg", 0xE388, z_addcarry, GR64, load, 8>;
 983 }
 984
 985 // Addition that does not modify the condition code.
 986 def ALSIHN : BinaryRIL<"alsihn", 0xCCB, null_frag, GRH32, simm32>,
 987              Requires<[FeatureHighWord]>;
 988
 989
 990 //===----------------------------------------------------------------------===//
 991 // Subtraction
 992 //===----------------------------------------------------------------------===//
 993
 994 // Subtraction producing a signed overflow flag.
 995 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 996   // Subtraction of a register.
 997   defm SR : BinaryRRAndK<"sr", 0x1B, 0xB9F9, z_ssub, GR32, GR32>;
 998   def SGFR : BinaryRRE<"sgfr", 0xB919, null_frag, GR64, GR32>;
 999   defm SGR : BinaryRREAndK<"sgr", 0xB909, 0xB9E9, z_ssub, GR64, GR64>;
1000
1001   // Subtraction from a high register.
1002   def SHHHR : BinaryRRFa<"shhhr", 0xB9C9, null_frag, GRH32, GRH32, GRH32>,
1003               Requires<[FeatureHighWord]>;
1004   def SHHLR : BinaryRRFa<"shhlr", 0xB9D9, null_frag, GRH32, GRH32, GR32>,
1005               Requires<[FeatureHighWord]>;
1006
1007   // Subtraction of memory.
1008   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, z_ssub, GR32, asextloadi16, 2>;
1009   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, z_ssub, GR32, load, 4>;
1010   def  SGH : BinaryRXY<"sgh", 0xE339, z_ssub, GR64, asextloadi16, 2>,
1011              Requires<[FeatureMiscellaneousExtensions2]>;
1012   def  SGF : BinaryRXY<"sgf", 0xE319, z_ssub, GR64, asextloadi32, 4>;
1013   def  SG  : BinaryRXY<"sg",  0xE309, z_ssub, GR64, load, 8>;
1014 }
1015 defm : SXB<z_ssub, GR64, SGFR>;
1016
1017 // Subtracting an immediate is the same as adding the negated immediate.
1018 let AddedComplexity = 1 in {
1019   def : Pat<(z_ssub GR32:$src1, imm32sx16n:$src2),
1020             (AHIMux GR32:$src1, imm32sx16n:$src2)>,
1021         Requires<[FeatureHighWord]>;
1022   def : Pat<(z_ssub GR32:$src1, simm32n:$src2),
1023             (AFIMux GR32:$src1, simm32n:$src2)>,
1024         Requires<[FeatureHighWord]>;
1025   def : Pat<(z_ssub GR32:$src1, imm32sx16n:$src2),
1026             (AHI GR32:$src1, imm32sx16n:$src2)>;
1027   def : Pat<(z_ssub GR32:$src1, simm32n:$src2),
1028             (AFI GR32:$src1, simm32n:$src2)>;
1029   def : Pat<(z_ssub GR64:$src1, imm64sx16n:$src2),
1030             (AGHI GR64:$src1, imm64sx16n:$src2)>;
1031   def : Pat<(z_ssub GR64:$src1, imm64sx32n:$src2),
1032             (AGFI GR64:$src1, imm64sx32n:$src2)>;
1033 }
1034
1035 // Subtraction producing a carry.
1036 let Defs = [CC] in {
1037   // Subtraction of a register.
1038   defm SLR : BinaryRRAndK<"slr", 0x1F, 0xB9FB, z_usub, GR32, GR32>;
1039   def SLGFR : BinaryRRE<"slgfr", 0xB91B, null_frag, GR64, GR32>;
1040   defm SLGR : BinaryRREAndK<"slgr", 0xB90B, 0xB9EB, z_usub, GR64, GR64>;
1041
1042   // Subtraction from a high register.
1043   def SLHHHR : BinaryRRFa<"slhhhr", 0xB9CB, null_frag, GRH32, GRH32, GRH32>,
1044                Requires<[FeatureHighWord]>;
1045   def SLHHLR : BinaryRRFa<"slhhlr", 0xB9DB, null_frag, GRH32, GRH32, GR32>,
1046                Requires<[FeatureHighWord]>;
1047
1048   // Subtraction of unsigned 32-bit immediates.
1049   def SLFI  : BinaryRIL<"slfi",  0xC25, z_usub, GR32, uimm32>;
1050   def SLGFI : BinaryRIL<"slgfi", 0xC24, z_usub, GR64, imm64zx32>;
1051
1052   // Subtraction of memory.
1053   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, z_usub, GR32, load, 4>;
1054   def  SLGF : BinaryRXY<"slgf", 0xE31B, z_usub, GR64, azextloadi32, 4>;
1055   def  SLG  : BinaryRXY<"slg",  0xE30B, z_usub, GR64, load, 8>;
1056 }
1057 defm : ZXB<z_usub, GR64, SLGFR>;
1058
1059 // Subtracting an immediate is the same as adding the negated immediate.
1060 let AddedComplexity = 1 in {
1061   def : Pat<(z_usub GR32:$src1, imm32sx16n:$src2),
1062             (ALHSIK GR32:$src1, imm32sx16n:$src2)>,
1063         Requires<[FeatureDistinctOps]>;
1064   def : Pat<(z_usub GR64:$src1, imm64sx16n:$src2),
1065             (ALGHSIK GR64:$src1, imm64sx16n:$src2)>,
1066         Requires<[FeatureDistinctOps]>;
1067 }
1068
1069 // And vice versa in one special case (but we prefer addition).
1070 def : Pat<(add GR64:$src1, imm64zx32n:$src2),
1071           (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1072
1073 // Subtraction producing and using a carry.
1074 let Defs = [CC], Uses = [CC] in {
1075   // Subtraction of a register.
1076   def SLBR  : BinaryRRE<"slbr",  0xB999, z_subcarry, GR32, GR32>;
1077   def SLBGR : BinaryRRE<"slbgr", 0xB989, z_subcarry, GR64, GR64>;
1078
1079   // Subtraction of memory.
1080   def SLB  : BinaryRXY<"slb",  0xE399, z_subcarry, GR32, load, 4>;
1081   def SLBG : BinaryRXY<"slbg", 0xE389, z_subcarry, GR64, load, 8>;
1082 }
1083
1084
1085 //===----------------------------------------------------------------------===//
1086 // AND
1087 //===----------------------------------------------------------------------===//
1088
1089 let Defs = [CC] in {
1090   // ANDs of a register.
1091   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1092     defm NR : BinaryRRAndK<"nr", 0x14, 0xB9F4, and, GR32, GR32>;
1093     defm NGR : BinaryRREAndK<"ngr", 0xB980, 0xB9E4, and, GR64, GR64>;
1094   }
1095
1096   let isConvertibleToThreeAddress = 1 in {
1097     // ANDs of a 16-bit immediate, leaving other bits unaffected.
1098     // The CC result only reflects the 16-bit field, not the full register.
1099     //
1100     // NIxMux expands to NI[LH]x, depending on the choice of register.
1101     def NILMux : BinaryRIPseudo<and, GRX32, imm32ll16c>,
1102                  Requires<[FeatureHighWord]>;
1103     def NIHMux : BinaryRIPseudo<and, GRX32, imm32lh16c>,
1104                  Requires<[FeatureHighWord]>;
1105     def NILL : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
1106     def NILH : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
1107     def NIHL : BinaryRI<"nihl", 0xA55, and, GRH32, imm32ll16c>;
1108     def NIHH : BinaryRI<"nihh", 0xA54, and, GRH32, imm32lh16c>;
1109     def NILL64 : BinaryAliasRI<and, GR64, imm64ll16c>;
1110     def NILH64 : BinaryAliasRI<and, GR64, imm64lh16c>;
1111     def NIHL64 : BinaryAliasRI<and, GR64, imm64hl16c>;
1112     def NIHH64 : BinaryAliasRI<and, GR64, imm64hh16c>;
1113
1114     // ANDs of a 32-bit immediate, leaving other bits unaffected.
1115     // The CC result only reflects the 32-bit field, which means we can
1116     // use it as a zero indicator for i32 operations but not otherwise.
1117     let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1118       // Expands to NILF or NIHF, depending on the choice of register.
1119       def NIFMux : BinaryRIPseudo<and, GRX32, uimm32>,
1120                    Requires<[FeatureHighWord]>;
1121       def NILF : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
1122       def NIHF : BinaryRIL<"nihf", 0xC0A, and, GRH32, uimm32>;
1123     }
1124     def NILF64 : BinaryAliasRIL<and, GR64, imm64lf32c>;
1125     def NIHF64 : BinaryAliasRIL<and, GR64, imm64hf32c>;
1126   }
1127
1128   // ANDs of memory.
1129   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1130     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
1131     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
1132   }
1133
1134   // AND to memory
1135   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, imm32zx8>;
1136
1137   // Block AND.
1138   let mayLoad = 1, mayStore = 1 in
1139     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
1140 }
1141 defm : RMWIByte<and, bdaddr12pair, NI>;
1142 defm : RMWIByte<and, bdaddr20pair, NIY>;
1143
1144 //===----------------------------------------------------------------------===//
1145 // OR
1146 //===----------------------------------------------------------------------===//
1147
1148 let Defs = [CC] in {
1149   // ORs of a register.
1150   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1151     defm OR : BinaryRRAndK<"or", 0x16, 0xB9F6, or, GR32, GR32>;
1152     defm OGR : BinaryRREAndK<"ogr", 0xB981, 0xB9E6, or, GR64, GR64>;
1153   }
1154
1155   // ORs of a 16-bit immediate, leaving other bits unaffected.
1156   // The CC result only reflects the 16-bit field, not the full register.
1157   //
1158   // OIxMux expands to OI[LH]x, depending on the choice of register.
1159   def OILMux : BinaryRIPseudo<or, GRX32, imm32ll16>,
1160                Requires<[FeatureHighWord]>;
1161   def OIHMux : BinaryRIPseudo<or, GRX32, imm32lh16>,
1162                Requires<[FeatureHighWord]>;
1163   def OILL : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
1164   def OILH : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
1165   def OIHL : BinaryRI<"oihl", 0xA59, or, GRH32, imm32ll16>;
1166   def OIHH : BinaryRI<"oihh", 0xA58, or, GRH32, imm32lh16>;
1167   def OILL64 : BinaryAliasRI<or, GR64, imm64ll16>;
1168   def OILH64 : BinaryAliasRI<or, GR64, imm64lh16>;
1169   def OIHL64 : BinaryAliasRI<or, GR64, imm64hl16>;
1170   def OIHH64 : BinaryAliasRI<or, GR64, imm64hh16>;
1171
1172   // ORs of a 32-bit immediate, leaving other bits unaffected.
1173   // The CC result only reflects the 32-bit field, which means we can
1174   // use it as a zero indicator for i32 operations but not otherwise.
1175   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1176     // Expands to OILF or OIHF, depending on the choice of register.
1177     def OIFMux : BinaryRIPseudo<or, GRX32, uimm32>,
1178                  Requires<[FeatureHighWord]>;
1179     def OILF : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
1180     def OIHF : BinaryRIL<"oihf", 0xC0C, or, GRH32, uimm32>;
1181   }
1182   def OILF64 : BinaryAliasRIL<or, GR64, imm64lf32>;
1183   def OIHF64 : BinaryAliasRIL<or, GR64, imm64hf32>;
1184
1185   // ORs of memory.
1186   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1187     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
1188     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
1189   }
1190
1191   // OR to memory
1192   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, imm32zx8>;
1193
1194   // Block OR.
1195   let mayLoad = 1, mayStore = 1 in
1196     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
1197 }
1198 defm : RMWIByte<or, bdaddr12pair, OI>;
1199 defm : RMWIByte<or, bdaddr20pair, OIY>;
1200
1201 //===----------------------------------------------------------------------===//
1202 // XOR
1203 //===----------------------------------------------------------------------===//
1204
1205 let Defs = [CC] in {
1206   // XORs of a register.
1207   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1208     defm XR : BinaryRRAndK<"xr", 0x17, 0xB9F7, xor, GR32, GR32>;
1209     defm XGR : BinaryRREAndK<"xgr", 0xB982, 0xB9E7, xor, GR64, GR64>;
1210   }
1211
1212   // XORs of a 32-bit immediate, leaving other bits unaffected.
1213   // The CC result only reflects the 32-bit field, which means we can
1214   // use it as a zero indicator for i32 operations but not otherwise.
1215   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1216     // Expands to XILF or XIHF, depending on the choice of register.
1217     def XIFMux : BinaryRIPseudo<xor, GRX32, uimm32>,
1218                  Requires<[FeatureHighWord]>;
1219     def XILF : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
1220     def XIHF : BinaryRIL<"xihf", 0xC06, xor, GRH32, uimm32>;
1221   }
1222   def XILF64 : BinaryAliasRIL<xor, GR64, imm64lf32>;
1223   def XIHF64 : BinaryAliasRIL<xor, GR64, imm64hf32>;
1224
1225   // XORs of memory.
1226   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
1227     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
1228     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
1229   }
1230
1231   // XOR to memory
1232   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, imm32zx8>;
1233
1234   // Block XOR.
1235   let mayLoad = 1, mayStore = 1 in
1236     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
1237 }
1238 defm : RMWIByte<xor, bdaddr12pair, XI>;
1239 defm : RMWIByte<xor, bdaddr20pair, XIY>;
1240
1241 //===----------------------------------------------------------------------===//
1242 // Multiplication
1243 //===----------------------------------------------------------------------===//
1244
1245 // Multiplication of a register, setting the condition code.  We prefer these
1246 // over MS(G)R if available, even though we cannot use the condition code,
1247 // since they are three-operand instructions.
1248 let Predicates = [FeatureMiscellaneousExtensions2],
1249     Defs = [CC], isCommutable = 1 in {
1250   def MSRKC  : BinaryRRFa<"msrkc",  0xB9FD, mul, GR32, GR32, GR32>;
1251   def MSGRKC : BinaryRRFa<"msgrkc", 0xB9ED, mul, GR64, GR64, GR64>;
1252 }
1253
1254 // Multiplication of a register.
1255 let isCommutable = 1 in {
1256   def MSR  : BinaryRRE<"msr",  0xB252, mul, GR32, GR32>;
1257   def MSGR : BinaryRRE<"msgr", 0xB90C, mul, GR64, GR64>;
1258 }
1259 def MSGFR : BinaryRRE<"msgfr", 0xB91C, null_frag, GR64, GR32>;
1260 defm : SXB<mul, GR64, MSGFR>;
1261
1262 // Multiplication of a signed 16-bit immediate.
1263 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
1264 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
1265
1266 // Multiplication of a signed 32-bit immediate.
1267 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
1268 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
1269
1270 // Multiplication of memory.
1271 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
1272 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
1273 def  MGH  : BinaryRXY<"mgh", 0xE33C, mul, GR64, asextloadi16, 2>,
1274             Requires<[FeatureMiscellaneousExtensions2]>;
1275 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
1276 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
1277
1278 // Multiplication of memory, setting the condition code.
1279 let Predicates = [FeatureMiscellaneousExtensions2], Defs = [CC] in {
1280   def MSC  : BinaryRXY<"msc",  0xE353, null_frag, GR32, load, 4>;
1281   def MSGC : BinaryRXY<"msgc", 0xE383, null_frag, GR64, load, 8>;
1282 }
1283
1284 // Multiplication of a register, producing two results.
1285 def MR   : BinaryRR <"mr",    0x1C,   null_frag, GR128, GR32>;
1286 def MGRK : BinaryRRFa<"mgrk", 0xB9EC, null_frag, GR128, GR64, GR64>,
1287            Requires<[FeatureMiscellaneousExtensions2]>;
1288 def MLR  : BinaryRRE<"mlr",  0xB996, null_frag, GR128, GR32>;
1289 def MLGR : BinaryRRE<"mlgr", 0xB986, null_frag, GR128, GR64>;
1290
1291 def : Pat<(z_smul_lohi GR64:$src1, GR64:$src2),
1292           (MGRK GR64:$src1, GR64:$src2)>;
1293 def : Pat<(z_umul_lohi GR64:$src1, GR64:$src2),
1294           (MLGR (AEXT128 GR64:$src1), GR64:$src2)>;
1295
1296 // Multiplication of memory, producing two results.
1297 def M   : BinaryRX <"m",   0x5C,   null_frag, GR128, load, 4>;
1298 def MFY : BinaryRXY<"mfy", 0xE35C, null_frag, GR128, load, 4>;
1299 def MG  : BinaryRXY<"mg",  0xE384, null_frag, GR128, load, 8>,
1300           Requires<[FeatureMiscellaneousExtensions2]>;
1301 def ML  : BinaryRXY<"ml",  0xE396, null_frag, GR128, load, 4>;
1302 def MLG : BinaryRXY<"mlg", 0xE386, null_frag, GR128, load, 8>;
1303
1304 def : Pat<(z_smul_lohi GR64:$src1, (i64 (load bdxaddr20only:$src2))),
1305           (MG (AEXT128 GR64:$src1), bdxaddr20only:$src2)>;
1306 def : Pat<(z_umul_lohi GR64:$src1, (i64 (load bdxaddr20only:$src2))),
1307           (MLG (AEXT128 GR64:$src1), bdxaddr20only:$src2)>;
1308
1309 //===----------------------------------------------------------------------===//
1310 // Division and remainder
1311 //===----------------------------------------------------------------------===//
1312
1313 let hasSideEffects = 1 in {  // Do not speculatively execute.
1314   // Division and remainder, from registers.
1315   def DR    : BinaryRR <"dr",    0x1D,   null_frag, GR128, GR32>;
1316   def DSGFR : BinaryRRE<"dsgfr", 0xB91D, null_frag, GR128, GR32>;
1317   def DSGR  : BinaryRRE<"dsgr",  0xB90D, null_frag, GR128, GR64>;
1318   def DLR   : BinaryRRE<"dlr",   0xB997, null_frag, GR128, GR32>;
1319   def DLGR  : BinaryRRE<"dlgr",  0xB987, null_frag, GR128, GR64>;
1320
1321   // Division and remainder, from memory.
1322   def D    : BinaryRX <"d",    0x5D,   null_frag, GR128, load, 4>;
1323   def DSGF : BinaryRXY<"dsgf", 0xE31D, null_frag, GR128, load, 4>;
1324   def DSG  : BinaryRXY<"dsg",  0xE30D, null_frag, GR128, load, 8>;
1325   def DL   : BinaryRXY<"dl",   0xE397, null_frag, GR128, load, 4>;
1326   def DLG  : BinaryRXY<"dlg",  0xE387, null_frag, GR128, load, 8>;
1327 }
1328 def : Pat<(z_sdivrem GR64:$src1, GR32:$src2),
1329           (DSGFR (AEXT128 GR64:$src1), GR32:$src2)>;
1330 def : Pat<(z_sdivrem GR64:$src1, (i32 (load bdxaddr20only:$src2))),
1331           (DSGF (AEXT128 GR64:$src1), bdxaddr20only:$src2)>;
1332 def : Pat<(z_sdivrem GR64:$src1, GR64:$src2),
1333           (DSGR (AEXT128 GR64:$src1), GR64:$src2)>;
1334 def : Pat<(z_sdivrem GR64:$src1, (i64 (load bdxaddr20only:$src2))),
1335           (DSG (AEXT128 GR64:$src1), bdxaddr20only:$src2)>;
1336
1337 def : Pat<(z_udivrem GR32:$src1, GR32:$src2),
1338           (DLR (ZEXT128 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src1,
1339                                        subreg_l32)), GR32:$src2)>;
1340 def : Pat<(z_udivrem GR32:$src1, (i32 (load bdxaddr20only:$src2))),
1341           (DL (ZEXT128 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src1,
1342                                       subreg_l32)), bdxaddr20only:$src2)>;
1343 def : Pat<(z_udivrem GR64:$src1, GR64:$src2),
1344           (DLGR (ZEXT128 GR64:$src1), GR64:$src2)>;
1345 def : Pat<(z_udivrem GR64:$src1, (i64 (load bdxaddr20only:$src2))),
1346           (DLG (ZEXT128 GR64:$src1), bdxaddr20only:$src2)>;
1347
1348 //===----------------------------------------------------------------------===//
1349 // Shifts
1350 //===----------------------------------------------------------------------===//
1351
1352 // Logical shift left.
1353 defm SLL : BinaryRSAndK<"sll", 0x89, 0xEBDF, shiftop<shl>, GR32>;
1354 def SLLG : BinaryRSY<"sllg", 0xEB0D, shiftop<shl>, GR64>;
1355 def SLDL : BinaryRS<"sldl", 0x8D, null_frag, GR128>;
1356
1357 // Arithmetic shift left.
1358 let Defs = [CC] in {
1359   defm SLA : BinaryRSAndK<"sla", 0x8B, 0xEBDD, null_frag, GR32>;
1360   def SLAG : BinaryRSY<"slag", 0xEB0B, null_frag, GR64>;
1361   def SLDA : BinaryRS<"slda", 0x8F, null_frag, GR128>;
1362 }
1363
1364 // Logical shift right.
1365 defm SRL : BinaryRSAndK<"srl", 0x88, 0xEBDE, shiftop<srl>, GR32>;
1366 def SRLG : BinaryRSY<"srlg", 0xEB0C, shiftop<srl>, GR64>;
1367 def SRDL : BinaryRS<"srdl", 0x8C, null_frag, GR128>;
1368
1369 // Arithmetic shift right.
1370 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
1371   defm SRA : BinaryRSAndK<"sra", 0x8A, 0xEBDC, shiftop<sra>, GR32>;
1372   def SRAG : BinaryRSY<"srag", 0xEB0A, shiftop<sra>, GR64>;
1373   def SRDA : BinaryRS<"srda", 0x8E, null_frag, GR128>;
1374 }
1375
1376 // Rotate left.
1377 def RLL  : BinaryRSY<"rll",  0xEB1D, shiftop<rotl>, GR32>;
1378 def RLLG : BinaryRSY<"rllg", 0xEB1C, shiftop<rotl>, GR64>;
1379
1380 // Rotate second operand left and inserted selected bits into first operand.
1381 // These can act like 32-bit operands provided that the constant start and
1382 // end bits (operands 2 and 3) are in the range [32, 64).
1383 let Defs = [CC] in {
1384   let isCodeGenOnly = 1 in
1385     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
1386   let CCValues = 0xE, CompareZeroCCMask = 0xE in
1387     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
1388 }
1389
1390 // On zEC12 we have a variant of RISBG that does not set CC.
1391 let Predicates = [FeatureMiscellaneousExtensions] in
1392   def RISBGN : RotateSelectRIEf<"risbgn", 0xEC59, GR64, GR64>;
1393
1394 // Forms of RISBG that only affect one word of the destination register.
1395 // They do not set CC.
1396 let Predicates = [FeatureHighWord] in {
1397   def RISBMux : RotateSelectRIEfPseudo<GRX32, GRX32>;
1398   def RISBLL  : RotateSelectAliasRIEf<GR32,  GR32>;
1399   def RISBLH  : RotateSelectAliasRIEf<GR32,  GRH32>;
1400   def RISBHL  : RotateSelectAliasRIEf<GRH32, GR32>;
1401   def RISBHH  : RotateSelectAliasRIEf<GRH32, GRH32>;
1402   def RISBLG  : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR64>;
1403   def RISBHG  : RotateSelectRIEf<"risbhg", 0xEC5D, GRH32, GR64>;
1404 }
1405
1406 // Rotate second operand left and perform a logical operation with selected
1407 // bits of the first operand.  The CC result only describes the selected bits,
1408 // so isn't useful for a full comparison against zero.
1409 let Defs = [CC] in {
1410   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
1411   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
1412   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
1413 }
1414
1415 //===----------------------------------------------------------------------===//
1416 // Comparison
1417 //===----------------------------------------------------------------------===//
1418
1419 // Signed comparisons.  We put these before the unsigned comparisons because
1420 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
1421 // of the unsigned forms do.
1422 let Defs = [CC], CCValues = 0xE in {
1423   // Comparison with a register.
1424   def CR   : CompareRR <"cr",   0x19,   z_scmp,    GR32, GR32>;
1425   def CGFR : CompareRRE<"cgfr", 0xB930, null_frag, GR64, GR32>;
1426   def CGR  : CompareRRE<"cgr",  0xB920, z_scmp,    GR64, GR64>;
1427
1428   // Comparison with a high register.
1429   def CHHR : CompareRRE<"chhr", 0xB9CD, null_frag, GRH32, GRH32>,
1430              Requires<[FeatureHighWord]>;
1431   def CHLR : CompareRRE<"chlr", 0xB9DD, null_frag, GRH32, GR32>,
1432              Requires<[FeatureHighWord]>;
1433
1434   // Comparison with a signed 16-bit immediate.  CHIMux expands to CHI or CIH,
1435   // depending on the choice of register.
1436   def CHIMux : CompareRIPseudo<z_scmp, GRX32, imm32sx16>,
1437                Requires<[FeatureHighWord]>;
1438   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
1439   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
1440
1441   // Comparison with a signed 32-bit immediate.  CFIMux expands to CFI or CIH,
1442   // depending on the choice of register.
1443   def CFIMux : CompareRIPseudo<z_scmp, GRX32, simm32>,
1444                Requires<[FeatureHighWord]>;
1445   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
1446   def CIH  : CompareRIL<"cih",  0xCCD, z_scmp, GRH32, simm32>,
1447              Requires<[FeatureHighWord]>;
1448   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
1449
1450   // Comparison with memory.
1451   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
1452   def  CMux  : CompareRXYPseudo<z_scmp, GRX32, load, 4>,
1453                Requires<[FeatureHighWord]>;
1454   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
1455   def  CHF   : CompareRXY<"chf", 0xE3CD, z_scmp, GRH32, load, 4>,
1456                Requires<[FeatureHighWord]>;
1457   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
1458   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
1459   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
1460   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
1461   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
1462   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
1463   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
1464   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
1465
1466   // Comparison between memory and a signed 16-bit immediate.
1467   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
1468   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
1469   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
1470 }
1471 defm : SXB<z_scmp, GR64, CGFR>;
1472
1473 // Unsigned comparisons.
1474 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
1475   // Comparison with a register.
1476   def CLR   : CompareRR <"clr",   0x15,   z_ucmp,    GR32, GR32>;
1477   def CLGFR : CompareRRE<"clgfr", 0xB931, null_frag, GR64, GR32>;
1478   def CLGR  : CompareRRE<"clgr",  0xB921, z_ucmp,    GR64, GR64>;
1479
1480   // Comparison with a high register.
1481   def CLHHR : CompareRRE<"clhhr", 0xB9CF, null_frag, GRH32, GRH32>,
1482               Requires<[FeatureHighWord]>;
1483   def CLHLR : CompareRRE<"clhlr", 0xB9DF, null_frag, GRH32, GR32>,
1484               Requires<[FeatureHighWord]>;
1485
1486   // Comparison with an unsigned 32-bit immediate.  CLFIMux expands to CLFI
1487   // or CLIH, depending on the choice of register.
1488   def CLFIMux : CompareRIPseudo<z_ucmp, GRX32, uimm32>,
1489                 Requires<[FeatureHighWord]>;
1490   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1491   def CLIH  : CompareRIL<"clih",  0xCCF, z_ucmp, GRH32, uimm32>,
1492               Requires<[FeatureHighWord]>;
1493   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1494
1495   // Comparison with memory.
1496   def  CLMux  : CompareRXYPseudo<z_ucmp, GRX32, load, 4>,
1497                 Requires<[FeatureHighWord]>;
1498   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1499   def  CLHF   : CompareRXY<"clhf", 0xE3CF, z_ucmp, GRH32, load, 4>,
1500                 Requires<[FeatureHighWord]>;
1501   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1502   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1503   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1504                              aligned_azextloadi16>;
1505   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1506                              aligned_load>;
1507   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1508                              aligned_azextloadi16>;
1509   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1510                              aligned_azextloadi32>;
1511   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1512                              aligned_load>;
1513
1514   // Comparison between memory and an unsigned 8-bit immediate.
1515   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1516
1517   // Comparison between memory and an unsigned 16-bit immediate.
1518   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1519   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1520   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1521 }
1522 defm : ZXB<z_ucmp, GR64, CLGFR>;
1523
1524 // Memory-to-memory comparison.
1525 let mayLoad = 1, Defs = [CC] in {
1526   defm CLC : CompareMemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1527   def CLCL  : SideEffectBinaryMemMemRR<"clcl", 0x0F, GR128, GR128>;
1528   def CLCLE : SideEffectTernaryMemMemRS<"clcle", 0xA9, GR128, GR128>;
1529   def CLCLU : SideEffectTernaryMemMemRSY<"clclu", 0xEB8F, GR128, GR128>;
1530 }
1531
1532 // String comparison.
1533 let mayLoad = 1, Defs = [CC] in
1534   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1535
1536 // Test under mask.
1537 let Defs = [CC] in {
1538   // TMxMux expands to TM[LH]x, depending on the choice of register.
1539   def TMLMux : CompareRIPseudo<z_tm_reg, GRX32, imm32ll16>,
1540                Requires<[FeatureHighWord]>;
1541   def TMHMux : CompareRIPseudo<z_tm_reg, GRX32, imm32lh16>,
1542                Requires<[FeatureHighWord]>;
1543   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1544   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1545   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GRH32, imm32ll16>;
1546   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GRH32, imm32lh16>;
1547
1548   def TMLL64 : CompareAliasRI<z_tm_reg, GR64, imm64ll16>;
1549   def TMLH64 : CompareAliasRI<z_tm_reg, GR64, imm64lh16>;
1550   def TMHL64 : CompareAliasRI<z_tm_reg, GR64, imm64hl16>;
1551   def TMHH64 : CompareAliasRI<z_tm_reg, GR64, imm64hh16>;
1552
1553   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1554 }
1555
1556 def TML : InstAlias<"tml\t$R, $I", (TMLL GR32:$R, imm32ll16:$I), 0>;
1557 def TMH : InstAlias<"tmh\t$R, $I", (TMLH GR32:$R, imm32lh16:$I), 0>;
1558
1559 // Compare logical characters under mask -- not (yet) used for codegen.
1560 let Defs = [CC] in {
1561   defm CLM : CompareRSPair<"clm", 0xBD, 0xEB21, GR32, 0>;
1562   def CLMH : CompareRSY<"clmh", 0xEB20, GRH32, 0>;
1563 }
1564
1565 //===----------------------------------------------------------------------===//
1566 // Prefetch and execution hint
1567 //===----------------------------------------------------------------------===//
1568
1569 let mayLoad = 1, mayStore = 1 in {
1570   def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1571   def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1572 }
1573
1574 let Predicates = [FeatureExecutionHint], hasSideEffects = 1 in {
1575   // Branch Prediction Preload
1576   def BPP : BranchPreloadSMI<"bpp", 0xC7>;
1577   def BPRP : BranchPreloadMII<"bprp", 0xC5>;
1578
1579   // Next Instruction Access Intent
1580   def NIAI : SideEffectBinaryIE<"niai", 0xB2FA, imm32zx4, imm32zx4>;
1581 }
1582
1583 //===----------------------------------------------------------------------===//
1584 // Atomic operations
1585 //===----------------------------------------------------------------------===//
1586
1587 // A serialization instruction that acts as a barrier for all memory
1588 // accesses, which expands to "bcr 14, 0".
1589 let hasSideEffects = 1 in
1590 def Serialize : Alias<2, (outs), (ins), []>;
1591
1592 // A pseudo instruction that serves as a compiler barrier.
1593 let hasSideEffects = 1, hasNoSchedulingInfo = 1 in
1594 def MemBarrier : Pseudo<(outs), (ins), [(z_membarrier)]>;
1595
1596 let Predicates = [FeatureInterlockedAccess1], Defs = [CC] in {
1597   def LAA   : LoadAndOpRSY<"laa",   0xEBF8, atomic_load_add_32, GR32>;
1598   def LAAG  : LoadAndOpRSY<"laag",  0xEBE8, atomic_load_add_64, GR64>;
1599   def LAAL  : LoadAndOpRSY<"laal",  0xEBFA, null_frag, GR32>;
1600   def LAALG : LoadAndOpRSY<"laalg", 0xEBEA, null_frag, GR64>;
1601   def LAN   : LoadAndOpRSY<"lan",   0xEBF4, atomic_load_and_32, GR32>;
1602   def LANG  : LoadAndOpRSY<"lang",  0xEBE4, atomic_load_and_64, GR64>;
1603   def LAO   : LoadAndOpRSY<"lao",   0xEBF6, atomic_load_or_32, GR32>;
1604   def LAOG  : LoadAndOpRSY<"laog",  0xEBE6, atomic_load_or_64, GR64>;
1605   def LAX   : LoadAndOpRSY<"lax",   0xEBF7, atomic_load_xor_32, GR32>;
1606   def LAXG  : LoadAndOpRSY<"laxg",  0xEBE7, atomic_load_xor_64, GR64>;
1607 }
1608
1609 def ATOMIC_SWAPW   : AtomicLoadWBinaryReg<z_atomic_swapw>;
1610 def ATOMIC_SWAP_32 : AtomicLoadBinaryReg32<atomic_swap_32>;
1611 def ATOMIC_SWAP_64 : AtomicLoadBinaryReg64<atomic_swap_64>;
1612
1613 def ATOMIC_LOADW_AR  : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1614 def ATOMIC_LOADW_AFI : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1615 let Predicates = [FeatureNoInterlockedAccess1] in {
1616   def ATOMIC_LOAD_AR   : AtomicLoadBinaryReg32<atomic_load_add_32>;
1617   def ATOMIC_LOAD_AHI  : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1618   def ATOMIC_LOAD_AFI  : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1619   def ATOMIC_LOAD_AGR  : AtomicLoadBinaryReg64<atomic_load_add_64>;
1620   def ATOMIC_LOAD_AGHI : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1621   def ATOMIC_LOAD_AGFI : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1622 }
1623
1624 def ATOMIC_LOADW_SR : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1625 def ATOMIC_LOAD_SR  : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1626 def ATOMIC_LOAD_SGR : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1627
1628 def ATOMIC_LOADW_NR   : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1629 def ATOMIC_LOADW_NILH : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1630 let Predicates = [FeatureNoInterlockedAccess1] in {
1631   def ATOMIC_LOAD_NR     : AtomicLoadBinaryReg32<atomic_load_and_32>;
1632   def ATOMIC_LOAD_NILL   : AtomicLoadBinaryImm32<atomic_load_and_32,
1633                                                  imm32ll16c>;
1634   def ATOMIC_LOAD_NILH   : AtomicLoadBinaryImm32<atomic_load_and_32,
1635                                                  imm32lh16c>;
1636   def ATOMIC_LOAD_NILF   : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1637   def ATOMIC_LOAD_NGR    : AtomicLoadBinaryReg64<atomic_load_and_64>;
1638   def ATOMIC_LOAD_NILL64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1639                                                  imm64ll16c>;
1640   def ATOMIC_LOAD_NILH64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1641                                                  imm64lh16c>;
1642   def ATOMIC_LOAD_NIHL64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1643                                                  imm64hl16c>;
1644   def ATOMIC_LOAD_NIHH64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1645                                                  imm64hh16c>;
1646   def ATOMIC_LOAD_NILF64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1647                                                  imm64lf32c>;
1648   def ATOMIC_LOAD_NIHF64 : AtomicLoadBinaryImm64<atomic_load_and_64,
1649                                                  imm64hf32c>;
1650 }
1651
1652 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1653 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1654 let Predicates = [FeatureNoInterlockedAccess1] in {
1655   def ATOMIC_LOAD_OR     : AtomicLoadBinaryReg32<atomic_load_or_32>;
1656   def ATOMIC_LOAD_OILL   : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1657   def ATOMIC_LOAD_OILH   : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1658   def ATOMIC_LOAD_OILF   : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1659   def ATOMIC_LOAD_OGR    : AtomicLoadBinaryReg64<atomic_load_or_64>;
1660   def ATOMIC_LOAD_OILL64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1661   def ATOMIC_LOAD_OILH64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1662   def ATOMIC_LOAD_OIHL64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1663   def ATOMIC_LOAD_OIHH64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1664   def ATOMIC_LOAD_OILF64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1665   def ATOMIC_LOAD_OIHF64 : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1666 }
1667
1668 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1669 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1670 let Predicates = [FeatureNoInterlockedAccess1] in {
1671   def ATOMIC_LOAD_XR     : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1672   def ATOMIC_LOAD_XILF   : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1673   def ATOMIC_LOAD_XGR    : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1674   def ATOMIC_LOAD_XILF64 : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1675   def ATOMIC_LOAD_XIHF64 : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1676 }
1677
1678 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1679 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1680                                                imm32lh16c>;
1681 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1682 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1683                                                 imm32ll16c>;
1684 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1685                                                 imm32lh16c>;
1686 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1687 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1688 def ATOMIC_LOAD_NILL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1689                                                 imm64ll16c>;
1690 def ATOMIC_LOAD_NILH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1691                                                 imm64lh16c>;
1692 def ATOMIC_LOAD_NIHL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1693                                                 imm64hl16c>;
1694 def ATOMIC_LOAD_NIHH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1695                                                 imm64hh16c>;
1696 def ATOMIC_LOAD_NILF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1697                                                 imm64lf32c>;
1698 def ATOMIC_LOAD_NIHF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1699                                                 imm64hf32c>;
1700
1701 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1702 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1703 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1704
1705 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1706 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1707 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1708
1709 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1710 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1711 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1712
1713 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1714 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1715 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1716
1717 def ATOMIC_CMP_SWAPW
1718   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1719                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1720                                   uimm32:$bitsize),
1721            [(set GR32:$dst,
1722                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1723                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1724                                      uimm32:$bitsize))]> {
1725   let Defs = [CC];
1726   let mayLoad = 1;
1727   let mayStore = 1;
1728   let usesCustomInserter = 1;
1729   let hasNoSchedulingInfo = 1;
1730 }
1731
1732 // Test and set.
1733 let mayLoad = 1, Defs = [CC] in
1734   def TS : StoreInherentS<"ts", 0x9300, null_frag, 1>;
1735
1736 // Compare and swap.
1737 let Defs = [CC] in {
1738   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, z_atomic_cmp_swap, GR32>;
1739   def  CSG : CmpSwapRSY<"csg", 0xEB30, z_atomic_cmp_swap, GR64>;
1740 }
1741
1742 // Compare double and swap.
1743 let Defs = [CC] in {
1744   defm CDS  : CmpSwapRSPair<"cds", 0xBB, 0xEB31, null_frag, GR128>;
1745   def  CDSG : CmpSwapRSY<"cdsg", 0xEB3E, z_atomic_cmp_swap_128, GR128>;
1746 }
1747
1748 // Compare and swap and store.
1749 let Uses = [R0L, R1D], Defs = [CC], mayStore = 1, mayLoad = 1 in
1750   def CSST : SideEffectTernarySSF<"csst", 0xC82, GR64>;
1751
1752 // Perform locked operation.
1753 let Uses = [R0L, R1D], Defs = [CC], mayStore = 1, mayLoad =1 in
1754   def PLO : SideEffectQuaternarySSe<"plo", 0xEE, GR64>;
1755
1756 // Load/store pair from/to quadword.
1757 def LPQ  : UnaryRXY<"lpq", 0xE38F, z_atomic_load_128, GR128, 16>;
1758 def STPQ : StoreRXY<"stpq", 0xE38E, z_atomic_store_128, GR128, 16>;
1759
1760 // Load pair disjoint.
1761 let Predicates = [FeatureInterlockedAccess1], Defs = [CC] in {
1762   def LPD  : BinarySSF<"lpd", 0xC84, GR128>;
1763   def LPDG : BinarySSF<"lpdg", 0xC85, GR128>;
1764 }
1765
1766 //===----------------------------------------------------------------------===//
1767 // Translate and convert
1768 //===----------------------------------------------------------------------===//
1769
1770 let mayLoad = 1, mayStore = 1 in
1771   def TR : SideEffectBinarySSa<"tr", 0xDC>;
1772
1773 let mayLoad = 1, Defs = [CC, R0L, R1D] in {
1774   def TRT  : SideEffectBinarySSa<"trt", 0xDD>;
1775   def TRTR : SideEffectBinarySSa<"trtr", 0xD0>;
1776 }
1777
1778 let mayLoad = 1, mayStore = 1, Uses = [R0L] in
1779   def TRE : SideEffectBinaryMemMemRRE<"tre", 0xB2A5, GR128, GR64>;
1780
1781 let mayLoad = 1, Uses = [R1D], Defs = [CC] in {
1782   defm TRTE  : BinaryMemRRFcOpt<"trte",  0xB9BF, GR128, GR64>;
1783   defm TRTRE : BinaryMemRRFcOpt<"trtre", 0xB9BD, GR128, GR64>;
1784 }
1785
1786 let mayLoad = 1, mayStore = 1, Uses = [R0L, R1D], Defs = [CC] in {
1787   defm TROO : SideEffectTernaryMemMemRRFcOpt<"troo", 0xB993, GR128, GR64>;
1788   defm TROT : SideEffectTernaryMemMemRRFcOpt<"trot", 0xB992, GR128, GR64>;
1789   defm TRTO : SideEffectTernaryMemMemRRFcOpt<"trto", 0xB991, GR128, GR64>;
1790   defm TRTT : SideEffectTernaryMemMemRRFcOpt<"trtt", 0xB990, GR128, GR64>;
1791 }
1792
1793 let mayLoad = 1, mayStore = 1, Defs = [CC] in {
1794   defm CU12 : SideEffectTernaryMemMemRRFcOpt<"cu12", 0xB2A7, GR128, GR128>;
1795   defm CU14 : SideEffectTernaryMemMemRRFcOpt<"cu14", 0xB9B0, GR128, GR128>;
1796   defm CU21 : SideEffectTernaryMemMemRRFcOpt<"cu21", 0xB2A6, GR128, GR128>;
1797   defm CU24 : SideEffectTernaryMemMemRRFcOpt<"cu24", 0xB9B1, GR128, GR128>;
1798   def  CU41 : SideEffectBinaryMemMemRRE<"cu41", 0xB9B2, GR128, GR128>;
1799   def  CU42 : SideEffectBinaryMemMemRRE<"cu42", 0xB9B3, GR128, GR128>;
1800
1801   let isAsmParserOnly = 1 in {
1802     defm CUUTF : SideEffectTernaryMemMemRRFcOpt<"cuutf", 0xB2A6, GR128, GR128>;
1803     defm CUTFU : SideEffectTernaryMemMemRRFcOpt<"cutfu", 0xB2A7, GR128, GR128>;
1804   }
1805 }
1806
1807 //===----------------------------------------------------------------------===//
1808 // Message-security assist
1809 //===----------------------------------------------------------------------===//
1810
1811 let mayLoad = 1, mayStore = 1, Uses = [R0L, R1D], Defs = [CC] in {
1812   def KM  : SideEffectBinaryMemMemRRE<"km",  0xB92E, GR128, GR128>;
1813   def KMC : SideEffectBinaryMemMemRRE<"kmc", 0xB92F, GR128, GR128>;
1814
1815   def KIMD : SideEffectBinaryMemRRE<"kimd", 0xB93E, GR64, GR128>;
1816   def KLMD : SideEffectBinaryMemRRE<"klmd", 0xB93F, GR64, GR128>;
1817   def KMAC : SideEffectBinaryMemRRE<"kmac", 0xB91E, GR64, GR128>;
1818
1819   let Predicates = [FeatureMessageSecurityAssist4] in {
1820     def KMF   : SideEffectBinaryMemMemRRE<"kmf", 0xB92A, GR128, GR128>;
1821     def KMO   : SideEffectBinaryMemMemRRE<"kmo", 0xB92B, GR128, GR128>;
1822     def KMCTR : SideEffectTernaryMemMemMemRRFb<"kmctr", 0xB92D,
1823                                                GR128, GR128, GR128>;
1824     def PCC   : SideEffectInherentRRE<"pcc", 0xB92C>;
1825   }
1826
1827   let Predicates = [FeatureMessageSecurityAssist5] in
1828     def PPNO : SideEffectBinaryMemMemRRE<"ppno", 0xB93C, GR128, GR128>;
1829   let Predicates = [FeatureMessageSecurityAssist7], isAsmParserOnly = 1 in
1830     def PRNO : SideEffectBinaryMemMemRRE<"prno", 0xB93C, GR128, GR128>;
1831
1832   let Predicates = [FeatureMessageSecurityAssist8] in
1833     def KMA : SideEffectTernaryMemMemMemRRFb<"kma", 0xB929,
1834                                               GR128, GR128, GR128>;
1835 }
1836
1837 //===----------------------------------------------------------------------===//
1838 // Guarded storage
1839 //===----------------------------------------------------------------------===//
1840
1841 // These instructions use and/or modify the guarded storage control
1842 // registers, which we do not otherwise model, so they should have
1843 // hasSideEffects.
1844 let Predicates = [FeatureGuardedStorage], hasSideEffects = 1 in {
1845   def LGG : UnaryRXY<"lgg", 0xE34C, null_frag, GR64, 8>;
1846   def LLGFSG : UnaryRXY<"llgfsg", 0xE348, null_frag, GR64, 4>;
1847
1848   let mayLoad = 1 in
1849     def LGSC : SideEffectBinaryRXY<"lgsc", 0xE34D, GR64>;
1850   let mayStore = 1 in
1851     def STGSC : SideEffectBinaryRXY<"stgsc", 0xE349, GR64>;
1852 }
1853
1854 //===----------------------------------------------------------------------===//
1855 // Decimal arithmetic
1856 //===----------------------------------------------------------------------===//
1857
1858 defm CVB  : BinaryRXPair<"cvb",0x4F, 0xE306, null_frag, GR32, load, 4>;
1859 def  CVBG : BinaryRXY<"cvbg", 0xE30E, null_frag, GR64, load, 8>;
1860
1861 defm CVD  : StoreRXPair<"cvd", 0x4E, 0xE326, null_frag, GR32, 4>;
1862 def  CVDG : StoreRXY<"cvdg", 0xE32E, null_frag, GR64, 8>;
1863
1864 let mayLoad = 1, mayStore = 1 in {
1865   def MVN : SideEffectBinarySSa<"mvn", 0xD1>;
1866   def MVZ : SideEffectBinarySSa<"mvz", 0xD3>;
1867   def MVO : SideEffectBinarySSb<"mvo", 0xF1>;
1868
1869   def PACK : SideEffectBinarySSb<"pack", 0xF2>;
1870   def PKA  : SideEffectBinarySSf<"pka", 0xE9>;
1871   def PKU  : SideEffectBinarySSf<"pku", 0xE1>;
1872   def UNPK : SideEffectBinarySSb<"unpk", 0xF3>;
1873   let Defs = [CC] in {
1874     def UNPKA : SideEffectBinarySSa<"unpka", 0xEA>;
1875     def UNPKU : SideEffectBinarySSa<"unpku", 0xE2>;
1876   }
1877 }
1878
1879 let mayLoad = 1, mayStore = 1 in {
1880   let Defs = [CC] in {
1881     def AP : SideEffectBinarySSb<"ap", 0xFA>;
1882     def SP : SideEffectBinarySSb<"sp", 0xFB>;
1883     def ZAP : SideEffectBinarySSb<"zap", 0xF8>;
1884     def SRP : SideEffectTernarySSc<"srp", 0xF0>;
1885   }
1886   def MP : SideEffectBinarySSb<"mp", 0xFC>;
1887   def DP : SideEffectBinarySSb<"dp", 0xFD>;
1888   let Defs = [CC] in {
1889     def ED : SideEffectBinarySSa<"ed", 0xDE>;
1890     def EDMK : SideEffectBinarySSa<"edmk", 0xDF>;
1891   }
1892 }
1893
1894 let Defs = [CC] in {
1895   def CP : CompareSSb<"cp", 0xF9>;
1896   def TP : TestRSL<"tp", 0xEBC0>;
1897 }
1898
1899 //===----------------------------------------------------------------------===//
1900 // Access registers
1901 //===----------------------------------------------------------------------===//
1902
1903 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1904 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1905 // when a 64-bit address is stored in a pair of access registers.
1906 def EAR : UnaryRRE<"ear", 0xB24F, null_frag, GR32, AR32>;
1907
1908 // Set access register.
1909 def SAR : UnaryRRE<"sar", 0xB24E, null_frag, AR32, GR32>;
1910
1911 // Copy access register.
1912 def CPYA : UnaryRRE<"cpya", 0xB24D, null_frag, AR32, AR32>;
1913
1914 // Load address extended.
1915 defm LAE : LoadAddressRXPair<"lae", 0x51, 0xE375, null_frag>;
1916
1917 // Load access multiple.
1918 defm LAM : LoadMultipleRSPair<"lam", 0x9A, 0xEB9A, AR32>;
1919
1920 // Store access multiple.
1921 defm STAM : StoreMultipleRSPair<"stam", 0x9B, 0xEB9B, AR32>;
1922
1923 //===----------------------------------------------------------------------===//
1924 // Program mask and addressing mode
1925 //===----------------------------------------------------------------------===//
1926
1927 // Extract CC and program mask into a register.  CC ends up in bits 29 and 28.
1928 let Uses = [CC] in
1929   def IPM : InherentRRE<"ipm", 0xB222, GR32, z_ipm>;
1930
1931 // Set CC and program mask from a register.
1932 let hasSideEffects = 1, Defs = [CC] in
1933   def SPM : SideEffectUnaryRR<"spm", 0x04, GR32>;
1934
1935 // Branch and link - like BAS, but also extracts CC and program mask.
1936 let isCall = 1, Uses = [CC], Defs = [CC] in {
1937   def BAL  : CallRX<"bal", 0x45>;
1938   def BALR : CallRR<"balr", 0x05>;
1939 }
1940
1941 // Test addressing mode.
1942 let Defs = [CC] in
1943   def TAM : SideEffectInherentE<"tam", 0x010B>;
1944
1945 // Set addressing mode.
1946 let hasSideEffects = 1 in {
1947   def SAM24 : SideEffectInherentE<"sam24", 0x010C>;
1948   def SAM31 : SideEffectInherentE<"sam31", 0x010D>;
1949   def SAM64 : SideEffectInherentE<"sam64", 0x010E>;
1950 }
1951
1952 // Branch and set mode.  Not really a call, but also sets an output register.
1953 let isBranch = 1, isTerminator = 1, isBarrier = 1 in
1954   def BSM : CallRR<"bsm", 0x0B>;
1955
1956 // Branch and save and set mode.
1957 let isCall = 1, Defs = [CC] in
1958   def BASSM : CallRR<"bassm", 0x0C>;
1959
1960 //===----------------------------------------------------------------------===//
1961 // Transactional execution
1962 //===----------------------------------------------------------------------===//
1963
1964 let hasSideEffects = 1, Predicates = [FeatureTransactionalExecution] in {
1965   // Transaction Begin
1966   let mayStore = 1, usesCustomInserter = 1, Defs = [CC] in {
1967     def TBEGIN : TestBinarySIL<"tbegin", 0xE560, z_tbegin, imm32zx16>;
1968     let hasNoSchedulingInfo = 1 in
1969      def TBEGIN_nofloat : TestBinarySILPseudo<z_tbegin_nofloat, imm32zx16>;
1970     def TBEGINC : SideEffectBinarySIL<"tbeginc", 0xE561,
1971                                       int_s390_tbeginc, imm32zx16>;
1972   }
1973
1974   // Transaction End
1975   let Defs = [CC] in
1976     def TEND : TestInherentS<"tend", 0xB2F8, z_tend>;
1977
1978   // Transaction Abort
1979   let isTerminator = 1, isBarrier = 1, mayStore = 1,
1980       hasSideEffects = 1 in
1981     def TABORT : SideEffectAddressS<"tabort", 0xB2FC, int_s390_tabort>;
1982
1983   // Nontransactional Store
1984   def NTSTG : StoreRXY<"ntstg", 0xE325, int_s390_ntstg, GR64, 8>;
1985
1986   // Extract Transaction Nesting Depth
1987   def ETND : InherentRRE<"etnd", 0xB2EC, GR32, int_s390_etnd>;
1988 }
1989
1990 //===----------------------------------------------------------------------===//
1991 // Processor assist
1992 //===----------------------------------------------------------------------===//
1993
1994 let Predicates = [FeatureProcessorAssist] in {
1995   let hasSideEffects = 1 in
1996     def PPA : SideEffectTernaryRRFc<"ppa", 0xB2E8, GR64, GR64, imm32zx4>;
1997   def : Pat<(int_s390_ppa_txassist GR32:$src),
1998             (PPA (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
1999                  0, 1)>;
2000 }
2001
2002 //===----------------------------------------------------------------------===//
2003 // Miscellaneous Instructions.
2004 //===----------------------------------------------------------------------===//
2005
2006 // Find leftmost one, AKA count leading zeros.  The instruction actually
2007 // returns a pair of GR64s, the first giving the number of leading zeros
2008 // and the second giving a copy of the source with the leftmost one bit
2009 // cleared.  We only use the first result here.
2010 let Defs = [CC] in
2011   def FLOGR : UnaryRRE<"flogr", 0xB983, null_frag, GR128, GR64>;
2012 def : Pat<(ctlz GR64:$src),
2013           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_h64)>;
2014
2015 // Population count.  Counts bits set per byte.
2016 let Predicates = [FeaturePopulationCount], Defs = [CC] in
2017   def POPCNT : UnaryRRE<"popcnt", 0xB9E1, z_popcnt, GR64, GR64>;
2018
2019 // Search a block of memory for a character.
2020 let mayLoad = 1, Defs = [CC] in
2021   defm SRST : StringRRE<"srst", 0xB25E, z_search_string>;
2022 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
2023   def SRSTU : SideEffectBinaryMemMemRRE<"srstu", 0xB9BE, GR64, GR64>;
2024
2025 // Compare until substring equal.
2026 let mayLoad = 1, Defs = [CC], Uses = [R0L, R1L] in
2027   def CUSE : SideEffectBinaryMemMemRRE<"cuse", 0xB257, GR128, GR128>;
2028
2029 // Compare and form codeword.
2030 let mayLoad = 1, Defs = [CC, R1D, R2D, R3D], Uses = [R1D, R2D, R3D] in
2031   def CFC : SideEffectAddressS<"cfc", 0xB21A, null_frag>;
2032
2033 // Update tree.
2034 let mayLoad = 1, mayStore = 1, Defs = [CC, R0D, R1D, R2D, R3D, R5D],
2035     Uses = [R0D, R1D, R2D, R3D, R4D, R5D] in
2036   def UPT : SideEffectInherentE<"upt", 0x0102>;
2037
2038 // Checksum.
2039 let mayLoad = 1, Defs = [CC] in
2040   def CKSM : SideEffectBinaryMemMemRRE<"cksm", 0xB241, GR64, GR128>;
2041
2042 // Compression call.
2043 let mayLoad = 1, mayStore = 1, Defs = [CC, R1D], Uses = [R0L, R1D] in
2044   def CMPSC : SideEffectBinaryMemMemRRE<"cmpsc", 0xB263, GR128, GR128>;
2045
2046 // Execute.
2047 let hasSideEffects = 1 in {
2048   def EX   : SideEffectBinaryRX<"ex", 0x44, GR64>;
2049   def EXRL : SideEffectBinaryRILPC<"exrl", 0xC60, GR64>;
2050 }
2051
2052 //===----------------------------------------------------------------------===//
2053 // .insn directive instructions
2054 //===----------------------------------------------------------------------===//
2055
2056 let isCodeGenOnly = 1, hasSideEffects = 1 in {
2057   def InsnE   : DirectiveInsnE<(outs), (ins imm64zx16:$enc), ".insn e,$enc", []>;
2058   def InsnRI  : DirectiveInsnRI<(outs), (ins imm64zx32:$enc, AnyReg:$R1,
2059                                              imm32sx16:$I2),
2060                                 ".insn ri,$enc,$R1,$I2", []>;
2061   def InsnRIE : DirectiveInsnRIE<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2062                                               AnyReg:$R3, brtarget16:$I2),
2063                                  ".insn rie,$enc,$R1,$R3,$I2", []>;
2064   def InsnRIL : DirectiveInsnRIL<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2065                                               brtarget32:$I2),
2066                                  ".insn ril,$enc,$R1,$I2", []>;
2067   def InsnRILU : DirectiveInsnRIL<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2068                                                uimm32:$I2),
2069                                   ".insn rilu,$enc,$R1,$I2", []>;
2070   def InsnRIS : DirectiveInsnRIS<(outs),
2071                                  (ins imm64zx48:$enc, AnyReg:$R1,
2072                                       imm32sx8:$I2, imm32zx4:$M3,
2073                                       bdaddr12only:$BD4),
2074                                  ".insn ris,$enc,$R1,$I2,$M3,$BD4", []>;
2075   def InsnRR : DirectiveInsnRR<(outs),
2076                                (ins imm64zx16:$enc, AnyReg:$R1, AnyReg:$R2),
2077                                ".insn rr,$enc,$R1,$R2", []>;
2078   def InsnRRE : DirectiveInsnRRE<(outs), (ins imm64zx32:$enc,
2079                                               AnyReg:$R1, AnyReg:$R2),
2080                                  ".insn rre,$enc,$R1,$R2", []>;
2081   def InsnRRF : DirectiveInsnRRF<(outs),
2082                                  (ins imm64zx32:$enc, AnyReg:$R1, AnyReg:$R2,
2083                                       AnyReg:$R3, imm32zx4:$M4),
2084                                  ".insn rrf,$enc,$R1,$R2,$R3,$M4", []>;
2085   def InsnRRS : DirectiveInsnRRS<(outs),
2086                                  (ins imm64zx48:$enc, AnyReg:$R1,
2087                                       AnyReg:$R2, imm32zx4:$M3,
2088                                       bdaddr12only:$BD4),
2089                                  ".insn rrs,$enc,$R1,$R2,$M3,$BD4", []>;
2090   def InsnRS  : DirectiveInsnRS<(outs),
2091                                 (ins imm64zx32:$enc, AnyReg:$R1,
2092                                      AnyReg:$R3, bdaddr12only:$BD2),
2093                                 ".insn rs,$enc,$R1,$R3,$BD2", []>;
2094   def InsnRSE : DirectiveInsnRSE<(outs),
2095                                  (ins imm64zx48:$enc, AnyReg:$R1,
2096                                       AnyReg:$R3, bdaddr12only:$BD2),
2097                                  ".insn rse,$enc,$R1,$R3,$BD2", []>;
2098   def InsnRSI : DirectiveInsnRSI<(outs),
2099                                  (ins imm64zx48:$enc, AnyReg:$R1,
2100                                       AnyReg:$R3, brtarget16:$RI2),
2101                                  ".insn rsi,$enc,$R1,$R3,$RI2", []>;
2102   def InsnRSY : DirectiveInsnRSY<(outs),
2103                                  (ins imm64zx48:$enc, AnyReg:$R1,
2104                                       AnyReg:$R3, bdaddr20only:$BD2),
2105                                  ".insn rsy,$enc,$R1,$R3,$BD2", []>;
2106   def InsnRX  : DirectiveInsnRX<(outs), (ins imm64zx32:$enc, AnyReg:$R1,
2107                                              bdxaddr12only:$XBD2),
2108                                 ".insn rx,$enc,$R1,$XBD2", []>;
2109   def InsnRXE : DirectiveInsnRXE<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2110                                               bdxaddr12only:$XBD2),
2111                                  ".insn rxe,$enc,$R1,$XBD2", []>;
2112   def InsnRXF : DirectiveInsnRXF<(outs),
2113                                  (ins imm64zx48:$enc, AnyReg:$R1,
2114                                       AnyReg:$R3, bdxaddr12only:$XBD2),
2115                                  ".insn rxf,$enc,$R1,$R3,$XBD2", []>;
2116   def InsnRXY : DirectiveInsnRXY<(outs), (ins imm64zx48:$enc, AnyReg:$R1,
2117                                               bdxaddr20only:$XBD2),
2118                                  ".insn rxy,$enc,$R1,$XBD2", []>;
2119   def InsnS : DirectiveInsnS<(outs),
2120                              (ins imm64zx32:$enc, bdaddr12only:$BD2),
2121                              ".insn s,$enc,$BD2", []>;
2122   def InsnSI : DirectiveInsnSI<(outs),
2123                                (ins imm64zx32:$enc, bdaddr12only:$BD1,
2124                                     imm32sx8:$I2),
2125                                ".insn si,$enc,$BD1,$I2", []>;
2126   def InsnSIY : DirectiveInsnSIY<(outs),
2127                                  (ins imm64zx48:$enc,
2128                                       bdaddr20only:$BD1, imm32zx8:$I2),
2129                                  ".insn siy,$enc,$BD1,$I2", []>;
2130   def InsnSIL : DirectiveInsnSIL<(outs),
2131                                  (ins imm64zx48:$enc, bdaddr12only:$BD1,
2132                                       imm32zx16:$I2),
2133                                  ".insn sil,$enc,$BD1,$I2", []>;
2134   def InsnSS : DirectiveInsnSS<(outs),
2135                                (ins imm64zx48:$enc, bdraddr12only:$RBD1,
2136                                     bdaddr12only:$BD2, AnyReg:$R3),
2137                                ".insn ss,$enc,$RBD1,$BD2,$R3", []>;
2138   def InsnSSE : DirectiveInsnSSE<(outs),
2139                                  (ins imm64zx48:$enc,
2140                                       bdaddr12only:$BD1,bdaddr12only:$BD2),
2141                                  ".insn sse,$enc,$BD1,$BD2", []>;
2142   def InsnSSF : DirectiveInsnSSF<(outs),
2143                                  (ins imm64zx48:$enc, bdaddr12only:$BD1,
2144                                       bdaddr12only:$BD2, AnyReg:$R3),
2145                                  ".insn ssf,$enc,$BD1,$BD2,$R3", []>;
2146 }
2147
2148 //===----------------------------------------------------------------------===//
2149 // Peepholes.
2150 //===----------------------------------------------------------------------===//
2151
2152 // Avoid generating 2 XOR instructions. (xor (and x, y), y) is
2153 // equivalent to (and (xor x, -1), y)
2154 def : Pat<(and (xor GR64:$x, (i64 -1)), GR64:$y),
2155                           (XGR GR64:$y, (NGR GR64:$y, GR64:$x))>;
2156
2157 // Shift/rotate instructions only use the last 6 bits of the second operand
2158 // register, so we can safely use NILL (16 fewer bits than NILF) to only AND the
2159 // last 16 bits.
2160 // Complexity is added so that we match this before we match NILF on the AND
2161 // operation alone.
2162 let AddedComplexity = 4 in {
2163   def : Pat<(shl GR32:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2164             (SLL GR32:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2165
2166   def : Pat<(sra GR32:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2167             (SRA GR32:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2168
2169   def : Pat<(srl GR32:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2170             (SRL GR32:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2171
2172   def : Pat<(shl GR64:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2173             (SLLG GR64:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2174
2175   def : Pat<(sra GR64:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2176             (SRAG GR64:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2177
2178   def : Pat<(srl GR64:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2179             (SRLG GR64:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2180
2181   def : Pat<(rotl GR32:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2182             (RLL GR32:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2183
2184   def : Pat<(rotl GR64:$val, (and GR32:$shift, imm32zx16trunc:$imm)),
2185             (RLLG GR64:$val, (NILL GR32:$shift, imm32zx16trunc:$imm), 0)>;
2186 }
2187
2188 // Peepholes for turning scalar operations into block operations.
2189 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
2190                       XCSequence, 1>;
2191 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
2192                       XCSequence, 2>;
2193 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
2194                       XCSequence, 4>;
2195 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
2196                       OCSequence, XCSequence, 1>;
2197 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
2198                       XCSequence, 2>;
2199 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
2200                       XCSequence, 4>;
2201 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
2202                       XCSequence, 8>;