test/CodeGen/AMDGPU/divergent-branch-uniform-condition.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc -march=amdgcn -mcpu=gfx900 -verify-machineinstrs < %s | FileCheck %s
   3
   4 ; This module creates a divergent branch. The branch is marked as divergent by
   5 ; the divergence analysis but the condition is not. This test ensures that the
   6 ; divergence of the branch is tested, not its condition, so that branch is
   7 ; correctly emitted as divergent.
   8
   9 target triple = "amdgcn-mesa-mesa3d"
  10
  11 define amdgpu_ps void @main(i32, float) {
  12 ; CHECK-LABEL: main:
  13 ; CHECK:       ; %bb.0: ; %start
  14 ; CHECK-NEXT:    v_readfirstlane_b32 s0, v0
  15 ; CHECK-NEXT:    s_mov_b32 m0, s0
  16 ; CHECK-NEXT:    s_mov_b64 s[4:5], 0
  17 ; CHECK-NEXT:    v_interp_p1_f32_e32 v0, v1, attr0.x
  18 ; CHECK-NEXT:    v_cmp_nlt_f32_e64 s[0:1], 0, v0
  19 ; CHECK-NEXT:    v_mov_b32_e32 v1, 0
  20 ; CHECK-NEXT:    ; implicit-def: $sgpr8_sgpr9
  21 ; CHECK-NEXT:    ; implicit-def: $sgpr6_sgpr7
  22 ; CHECK-NEXT:    ; implicit-def: $sgpr2_sgpr3
  23 ; CHECK-NEXT:    s_branch BB0_3
  24 ; CHECK-NEXT:  BB0_1: ; %Flow1
  25 ; CHECK-NEXT:    ; in Loop: Header=BB0_3 Depth=1
  26 ; CHECK-NEXT:    s_or_b64 exec, exec, s[8:9]
  27 ; CHECK-NEXT:    s_mov_b64 s[8:9], 0
  28 ; CHECK-NEXT:  BB0_2: ; %Flow
  29 ; CHECK-NEXT:    ; in Loop: Header=BB0_3 Depth=1
  30 ; CHECK-NEXT:    s_and_b64 s[10:11], exec, s[6:7]
  31 ; CHECK-NEXT:    s_or_b64 s[10:11], s[10:11], s[4:5]
  32 ; CHECK-NEXT:    s_andn2_b64 s[2:3], s[2:3], exec
  33 ; CHECK-NEXT:    s_and_b64 s[4:5], s[8:9], exec
  34 ; CHECK-NEXT:    s_or_b64 s[2:3], s[2:3], s[4:5]
  35 ; CHECK-NEXT:    s_mov_b64 s[4:5], s[10:11]
  36 ; CHECK-NEXT:    s_andn2_b64 exec, exec, s[10:11]
  37 ; CHECK-NEXT:    s_cbranch_execz BB0_6
  38 ; CHECK-NEXT:  BB0_3: ; %loop
  39 ; CHECK-NEXT:    ; =>This Inner Loop Header: Depth=1
  40 ; CHECK-NEXT:    v_cmp_gt_u32_e32 vcc, 32, v1
  41 ; CHECK-NEXT:    s_and_b64 vcc, exec, vcc
  42 ; CHECK-NEXT:    s_or_b64 s[6:7], s[6:7], exec
  43 ; CHECK-NEXT:    s_or_b64 s[8:9], s[8:9], exec
  44 ; CHECK-NEXT:    s_cbranch_vccz BB0_2
  45 ; CHECK-NEXT:  ; %bb.4: ; %endif1
  46 ; CHECK-NEXT:    ; in Loop: Header=BB0_3 Depth=1
  47 ; CHECK-NEXT:    s_mov_b64 s[6:7], -1
  48 ; CHECK-NEXT:    s_and_saveexec_b64 s[8:9], s[0:1]
  49 ; CHECK-NEXT:    s_xor_b64 s[8:9], exec, s[8:9]
  50 ; CHECK-NEXT:    ; mask branch BB0_1
  51 ; CHECK-NEXT:    s_cbranch_execz BB0_1
  52 ; CHECK-NEXT:  BB0_5: ; %endif2
  53 ; CHECK-NEXT:    ; in Loop: Header=BB0_3 Depth=1
  54 ; CHECK-NEXT:    v_add_u32_e32 v1, 1, v1
  55 ; CHECK-NEXT:    s_xor_b64 s[6:7], exec, -1
  56 ; CHECK-NEXT:    s_branch BB0_1
  57 ; CHECK-NEXT:  BB0_6: ; %Flow2
  58 ; CHECK-NEXT:    s_or_b64 exec, exec, s[10:11]
  59 ; CHECK-NEXT:    v_mov_b32_e32 v1, 0
  60 ; CHECK-NEXT:    s_and_saveexec_b64 s[0:1], s[2:3]
  61 ; CHECK-NEXT:    ; mask branch BB0_8
  62 ; CHECK-NEXT:  BB0_7: ; %if1
  63 ; CHECK-NEXT:    v_sqrt_f32_e32 v1, v0
  64 ; CHECK-NEXT:  BB0_8: ; %endloop
  65 ; CHECK-NEXT:    s_or_b64 exec, exec, s[0:1]
  66 ; CHECK-NEXT:    exp mrt0 v1, v1, v1, v1 done vm
  67 ; CHECK-NEXT:    s_endpgm
  68 ; this is the divergent branch with the condition not marked as divergent
  69 start:
  70   %v0 = call float @llvm.amdgcn.interp.p1(float %1, i32 0, i32 0, i32 %0)
  71   br label %loop
  72
  73 loop:
  74   %v1 = phi i32 [ 0, %start ], [ %v5, %endif2 ]
  75   %v2 = icmp ugt i32 %v1, 31
  76   br i1 %v2, label %if1, label %endif1
  77
  78 if1:
  79   %v3 = call float @llvm.sqrt.f32(float %v0)
  80   br label %endloop
  81
  82 endif1:
  83   %v4 = fcmp ogt float %v0, 0.000000e+00
  84   br i1 %v4, label %endloop, label %endif2
  85
  86 endif2:
  87   %v5 = add i32 %v1, 1
  88   br label %loop
  89
  90 endloop:
  91   %v6 = phi float [ %v3, %if1 ], [ 0.0, %endif1 ]
  92   call void @llvm.amdgcn.exp.v4f32(i32 0, i32 15, float %v6, float %v6, float %v6, float %v6, i1 true, i1 true)
  93   ret void
  94 }
  95
  96 declare float @llvm.sqrt.f32(float) #1
  97 declare float @llvm.amdgcn.interp.p1(float, i32, i32, i32) #1
  98 declare void @llvm.amdgcn.exp.v4f32(i32, i32, float, float, float, float, i1, i1) #0
  99
 100 attributes #0 = { nounwind }
 101 attributes #1 = { nounwind readnone }