[ARM] Cortex-M4 schedule additions
[llvm-complete.git] / test / CodeGen / MIR / X86 / undefined-register-class.mir
blobf17fc7e8ef9c0453c47d7532c7135267aa9f912a
1 # RUN: not llc -march=x86-64 -run-pass none -o /dev/null %s 2>&1 | FileCheck %s
2 # This test ensures that the MIR parser reports an error when it encounters an
3 # unknown register class.
5 --- |
7   define i32 @test(i32 %a) {
8   entry:
9     ret i32 %a
10   }
12 ...
13 ---
14 name:            test
15 tracksRegLiveness: true
16 registers:
17   # CHECK: [[@LINE+1]]:20: use of undefined register class or register bank 'gr3200'
18   - {id: 0, class: 'gr3200'}
19 body: |
20   bb.0.entry:
21     RETQ %eax
22 ...