[ARM] Cortex-M4 schedule additions
[llvm-complete.git] / test / CodeGen / Mips / msa / cc_without_nan.ll
blob835a7cfcce4fd24f7950b7fab93d401be112c782
1 ; RUN: llc -mtriple mips64-unknown-linux -mcpu=mips64r5 -mattr=+msa < %s | FileCheck %s
3 ; The fcmp fast flag will result in conversion from
4 ; setolt, setoeq, setole, setone to
5 ; setlt, seteq, setle, setne nodes.
6 ; Test that the latter nodes are matched to the same instructions as the former.
8 define <2 x i1> @testlt_v2f64(<2 x double> %a, <2 x double> %b) {
9 start:
10   %0 = fcmp fast olt <2 x double> %a, %b
11   ; CHECK: fclt.d
12   ret <2 x i1> %0
15 define <4 x i1>  @testlt_v4f32(<4 x float> %a, <4 x float> %b) {
16 start:
17   %0 = fcmp fast olt <4 x float> %a, %b
18   ; CHECK: fclt.w
19   ret <4 x i1> %0
22 define <2 x i1> @testeq_v2f64(<2 x double> %a, <2 x double> %b) {
23 start:
24   %0 = fcmp fast oeq <2 x double> %a, %b
25   ; CHECK: fceq.d
26   ret <2 x i1> %0
29 define <4 x i1> @testeq_v4f32(<4 x float> %a, <4 x float> %b) {
30 start:
31   %0 = fcmp fast oeq <4 x float> %a, %b
32   ; CHECK: fceq.w
33   ret <4 x i1> %0
36 define <2 x i1> @testle_v2f64(<2 x double> %a, <2 x double> %b) {
37 start:
38   %0 = fcmp fast ole <2 x double> %a, %b
39   ; CHECK: fcle.d
40   ret <2 x i1> %0
43 define <4 x i1> @testle_v4f32(<4 x float> %a, <4 x float> %b) {
44 start:
45   %0 = fcmp fast ole <4 x float> %a, %b
46   ; CHECK: fcle.w
47   ret <4 x i1> %0
50 define <2 x i1> @testne_v2f64(<2 x double> %a, <2 x double> %b) {
51 start:
52   %0 = fcmp fast one <2 x double> %a, %b
53   ; CHECK: fcne.d
54   ret <2 x i1> %0
57 define <4 x i1> @testne_v4f32(<4 x float> %a, <4 x float> %b) {
58 start:
59   %0 = fcmp fast one <4 x float> %a, %b
60   ; CHECK: fcne.w
61   ret <4 x i1> %0