lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  20
  21 // TI - Thumb instruction.
  22
  23 // ThumbPat - Same as Pat<>, but requires that the compiler be in Thumb mode.
  24 class ThumbPat<dag pattern, dag result> : Pat<pattern, result> {
  25   list<Predicate> Predicates = [IsThumb];
  26 }
  27
  28 class ThumbV5Pat<dag pattern, dag result> : Pat<pattern, result> {
  29   list<Predicate> Predicates = [IsThumb, HasV5T];
  30 }
  31
  32 class ThumbI<dag outs, dag ins, AddrMode am, SizeFlagVal sz,
  33              string asm, string cstr, list<dag> pattern>
  34   // FIXME: Set all opcodes to 0 for now.
  35   : InstARM<0, am, sz, IndexModeNone, ThumbFrm, cstr> {
  36   let OutOperandList = outs;
  37   let InOperandList = ins;
  38   let AsmString   = asm;
  39   let Pattern = pattern;
  40   list<Predicate> Predicates = [IsThumb];
  41 }
  42
  43 class TI<dag outs, dag ins, string asm, list<dag> pattern>
  44   : ThumbI<outs, ins, AddrModeNone, Size2Bytes, asm, "", pattern>;
  45 class TI1<dag outs, dag ins, string asm, list<dag> pattern>
  46   : ThumbI<outs, ins, AddrModeT1, Size2Bytes, asm, "", pattern>;
  47 class TI2<dag outs, dag ins, string asm, list<dag> pattern>
  48   : ThumbI<outs, ins, AddrModeT2, Size2Bytes, asm, "", pattern>;
  49 class TI4<dag outs, dag ins, string asm, list<dag> pattern>
  50   : ThumbI<outs, ins, AddrModeT4, Size2Bytes, asm, "", pattern>;
  51 class TIs<dag outs, dag ins, string asm, list<dag> pattern>
  52   : ThumbI<outs, ins, AddrModeTs, Size2Bytes, asm, "", pattern>;
  53
  54 // Two-address instructions
  55 class TIt<dag outs, dag ins, string asm, list<dag> pattern>
  56   : ThumbI<outs, ins, AddrModeNone, Size2Bytes, asm, "$lhs = $dst", pattern>;
  57
  58 // BL, BLX(1) are translated by assembler into two instructions
  59 class TIx2<dag outs, dag ins, string asm, list<dag> pattern>
  60   : ThumbI<outs, ins, AddrModeNone, Size4Bytes, asm, "", pattern>;
  61
  62 // BR_JT instructions
  63 class TJTI<dag outs, dag ins, string asm, list<dag> pattern>
  64   : ThumbI<outs, ins, AddrModeNone, SizeSpecial, asm, "", pattern>;
  65
  66 def imm_neg_XFORM : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant(-(int)N->getValue(), MVT::i32);
  68 }]>;
  69 def imm_comp_XFORM : SDNodeXForm<imm, [{
  70   return CurDAG->getTargetConstant(~((uint32_t)N->getValue()), MVT::i32);
  71 }]>;
  72
  73
  74 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  75 def imm0_7 : PatLeaf<(i32 imm), [{
  76   return (uint32_t)N->getValue() < 8;
  77 }]>;
  78 def imm0_7_neg : PatLeaf<(i32 imm), [{
  79   return (uint32_t)-N->getValue() < 8;
  80 }], imm_neg_XFORM>;
  81
  82 def imm0_255 : PatLeaf<(i32 imm), [{
  83   return (uint32_t)N->getValue() < 256;
  84 }]>;
  85 def imm0_255_comp : PatLeaf<(i32 imm), [{
  86   return ~((uint32_t)N->getValue()) < 256;
  87 }]>;
  88
  89 def imm8_255 : PatLeaf<(i32 imm), [{
  90   return (uint32_t)N->getValue() >= 8 && (uint32_t)N->getValue() < 256;
  91 }]>;
  92 def imm8_255_neg : PatLeaf<(i32 imm), [{
  93   unsigned Val = -N->getValue();
  94   return Val >= 8 && Val < 256;
  95 }], imm_neg_XFORM>;
  96
  97 // Break imm's up into two pieces: an immediate + a left shift.
  98 // This uses thumb_immshifted to match and thumb_immshifted_val and
  99 // thumb_immshifted_shamt to get the val/shift pieces.
 100 def thumb_immshifted : PatLeaf<(imm), [{
 101   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getValue());
 102 }]>;
 103
 104 def thumb_immshifted_val : SDNodeXForm<imm, [{
 105   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getValue());
 106   return CurDAG->getTargetConstant(V, MVT::i32);
 107 }]>;
 108
 109 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
 110   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getValue());
 111   return CurDAG->getTargetConstant(V, MVT::i32);
 112 }]>;
 113
 114 // Define Thumb specific addressing modes.
 115
 116 // t_addrmode_rr := reg + reg
 117 //
 118 def t_addrmode_rr : Operand<i32>,
 119                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 120   let PrintMethod = "printThumbAddrModeRROperand";
 121   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg);
 122 }
 123
 124 // t_addrmode_s4 := reg + reg
 125 //                  reg + imm5 * 4
 126 //
 127 def t_addrmode_s4 : Operand<i32>,
 128                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
 129   let PrintMethod = "printThumbAddrModeS4Operand";
 130   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 131 }
 132
 133 // t_addrmode_s2 := reg + reg
 134 //                  reg + imm5 * 2
 135 //
 136 def t_addrmode_s2 : Operand<i32>,
 137                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
 138   let PrintMethod = "printThumbAddrModeS2Operand";
 139   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 140 }
 141
 142 // t_addrmode_s1 := reg + reg
 143 //                  reg + imm5
 144 //
 145 def t_addrmode_s1 : Operand<i32>,
 146                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 147   let PrintMethod = "printThumbAddrModeS1Operand";
 148   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm, GPR:$offsreg);
 149 }
 150
 151 // t_addrmode_sp := sp + imm8 * 4
 152 //
 153 def t_addrmode_sp : Operand<i32>,
 154                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 155   let PrintMethod = "printThumbAddrModeSPOperand";
 156   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 157 }
 158
 159 //===----------------------------------------------------------------------===//
 160 //  Miscellaneous Instructions.
 161 //
 162
 163 let Defs = [SP], Uses = [SP] in {
 164 def tADJCALLSTACKUP :
 165 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 166            "@ tADJCALLSTACKUP $amt1",
 167            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>, Requires<[IsThumb]>;
 168
 169 def tADJCALLSTACKDOWN :
 170 PseudoInst<(outs), (ins i32imm:$amt),
 171            "@ tADJCALLSTACKDOWN $amt",
 172            [(ARMcallseq_start imm:$amt)]>, Requires<[IsThumb]>;
 173 }
 174
 175 let isNotDuplicable = 1 in
 176 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp),
 177                   "$cp:\n\tadd $dst, pc",
 178                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>;
 179
 180 //===----------------------------------------------------------------------===//
 181 //  Control Flow Instructions.
 182 //
 183
 184 let isReturn = 1, isTerminator = 1 in {
 185   def tBX_RET : TI<(outs), (ins), "bx lr", [(ARMretflag)]>;
 186   // Alternative return instruction used by vararg functions.
 187   def tBX_RET_vararg : TI<(outs), (ins GPR:$target), "bx $target", []>;
 188 }
 189
 190 // FIXME: remove when we have a way to marking a MI with these properties.
 191 let isReturn = 1, isTerminator = 1 in
 192 def tPOP_RET : TI<(outs reglist:$dst1, variable_ops), (ins),
 193                    "pop $dst1", []>;
 194
 195 let isCall = 1,
 196   Defs = [R0, R1, R2, R3, LR,
 197           D0, D1, D2, D3, D4, D5, D6, D7] in {
 198   def tBL  : TIx2<(outs), (ins i32imm:$func, variable_ops),
 199                    "bl ${func:call}",
 200                    [(ARMtcall tglobaladdr:$func)]>;
 201   // ARMv5T and above
 202   def tBLXi : TIx2<(outs), (ins i32imm:$func, variable_ops),
 203                     "blx ${func:call}",
 204                     [(ARMcall tglobaladdr:$func)]>, Requires<[HasV5T]>;
 205   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops),
 206                   "blx $func",
 207                   [(ARMtcall GPR:$func)]>, Requires<[HasV5T]>;
 208   // ARMv4T
 209   def tBX : TIx2<(outs), (ins GPR:$func, variable_ops),
 210                   "cpy lr, pc\n\tbx $func",
 211                   [(ARMcall_nolink GPR:$func)]>;
 212 }
 213
 214 let isBranch = 1, isTerminator = 1 in {
 215   let isBarrier = 1 in {
 216     let isPredicable = 1 in
 217     def tB   : TI<(outs), (ins brtarget:$target), "b $target",
 218                   [(br bb:$target)]>;
 219
 220   // Far jump
 221   def tBfar : TIx2<(outs), (ins brtarget:$target), "bl $target\t@ far jump",[]>;
 222
 223   def tBR_JTr : TJTI<(outs),
 224                      (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 225                      "cpy pc, $target \n\t.align\t2\n$jt",
 226                      [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
 227   }
 228 }
 229
 230 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 231 // a two-value operand where a dag node expects two operands. :(
 232 let isBranch = 1, isTerminator = 1 in
 233   def tBcc : TI<(outs), (ins brtarget:$target, pred:$cc), "b$cc $target",
 234                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>;
 235
 236 //===----------------------------------------------------------------------===//
 237 //  Load Store Instructions.
 238 //
 239
 240 let isSimpleLoad = 1 in
 241 def tLDR : TI4<(outs GPR:$dst), (ins t_addrmode_s4:$addr),
 242                "ldr $dst, $addr",
 243                [(set GPR:$dst, (load t_addrmode_s4:$addr))]>;
 244
 245 def tLDRB : TI1<(outs GPR:$dst), (ins t_addrmode_s1:$addr),
 246                 "ldrb $dst, $addr",
 247                 [(set GPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>;
 248
 249 def tLDRH : TI2<(outs GPR:$dst), (ins t_addrmode_s2:$addr),
 250                 "ldrh $dst, $addr",
 251                 [(set GPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 252
 253 def tLDRSB : TI1<(outs GPR:$dst), (ins t_addrmode_rr:$addr),
 254                  "ldrsb $dst, $addr",
 255                  [(set GPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 256
 257 def tLDRSH : TI2<(outs GPR:$dst), (ins t_addrmode_rr:$addr),
 258                  "ldrsh $dst, $addr",
 259                  [(set GPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 260
 261 let isSimpleLoad = 1 in
 262 def tLDRspi : TIs<(outs GPR:$dst), (ins t_addrmode_sp:$addr),
 263                   "ldr $dst, $addr",
 264                   [(set GPR:$dst, (load t_addrmode_sp:$addr))]>;
 265
 266 // Special instruction for restore. It cannot clobber condition register
 267 // when it's expanded by eliminateCallFramePseudoInstr().
 268 let isSimpleLoad = 1, mayLoad = 1 in
 269 def tRestore : TIs<(outs GPR:$dst), (ins t_addrmode_sp:$addr),
 270                     "ldr $dst, $addr", []>;
 271
 272 // Load tconstpool
 273 let isSimpleLoad = 1 in
 274 def tLDRpci : TIs<(outs GPR:$dst), (ins i32imm:$addr),
 275                   "ldr $dst, $addr",
 276                   [(set GPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>;
 277
 278 // Special LDR for loads from non-pc-relative constpools.
 279 let isSimpleLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 280 def tLDRcp  : TIs<(outs GPR:$dst), (ins i32imm:$addr),
 281                   "ldr $dst, $addr", []>;
 282
 283 def tSTR : TI4<(outs), (ins GPR:$src, t_addrmode_s4:$addr),
 284                "str $src, $addr",
 285                [(store GPR:$src, t_addrmode_s4:$addr)]>;
 286
 287 def tSTRB : TI1<(outs), (ins GPR:$src, t_addrmode_s1:$addr),
 288                  "strb $src, $addr",
 289                  [(truncstorei8 GPR:$src, t_addrmode_s1:$addr)]>;
 290
 291 def tSTRH : TI2<(outs), (ins GPR:$src, t_addrmode_s2:$addr),
 292                  "strh $src, $addr",
 293                  [(truncstorei16 GPR:$src, t_addrmode_s2:$addr)]>;
 294
 295 def tSTRspi : TIs<(outs), (ins GPR:$src, t_addrmode_sp:$addr),
 296                    "str $src, $addr",
 297                    [(store GPR:$src, t_addrmode_sp:$addr)]>;
 298
 299 let mayStore = 1 in {
 300 // Special instruction for spill. It cannot clobber condition register
 301 // when it's expanded by eliminateCallFramePseudoInstr().
 302 def tSpill : TIs<(outs), (ins GPR:$src, t_addrmode_sp:$addr),
 303                   "str $src, $addr", []>;
 304 }
 305
 306 //===----------------------------------------------------------------------===//
 307 //  Load / store multiple Instructions.
 308 //
 309
 310 // TODO: A7-44: LDMIA - load multiple
 311
 312 let mayLoad = 1 in
 313 def tPOP : TI<(outs reglist:$dst1, variable_ops), (ins),
 314                "pop $dst1", []>;
 315
 316 let mayStore = 1 in
 317 def tPUSH : TI<(outs), (ins reglist:$src1, variable_ops),
 318                 "push $src1", []>;
 319
 320 //===----------------------------------------------------------------------===//
 321 //  Arithmetic Instructions.
 322 //
 323
 324 // Add with carry
 325 def tADC : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 326                "adc $dst, $rhs",
 327                [(set GPR:$dst, (adde GPR:$lhs, GPR:$rhs))]>;
 328
 329 def tADDS : TI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 330                "add $dst, $lhs, $rhs",
 331                [(set GPR:$dst, (addc GPR:$lhs, GPR:$rhs))]>;
 332
 333
 334 def tADDi3 : TI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 335                 "add $dst, $lhs, $rhs",
 336                 [(set GPR:$dst, (add GPR:$lhs, imm0_7:$rhs))]>;
 337
 338 def tADDi8 : TIt<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 339                  "add $dst, $rhs",
 340                  [(set GPR:$dst, (add GPR:$lhs, imm8_255:$rhs))]>;
 341
 342 def tADDrr : TI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 343                 "add $dst, $lhs, $rhs",
 344                 [(set GPR:$dst, (add GPR:$lhs, GPR:$rhs))]>;
 345
 346 def tADDhirr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 347                    "add $dst, $rhs", []>;
 348
 349 def tADDrPCi : TI<(outs GPR:$dst), (ins i32imm:$rhs),
 350                   "add $dst, pc, $rhs * 4", []>;
 351 def tADDrSPi : TI<(outs GPR:$dst), (ins GPR:$sp, i32imm:$rhs),
 352                   "add $dst, $sp, $rhs * 4", []>;
 353 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 354                   "add $dst, $rhs * 4", []>;
 355
 356 def tAND : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 357                 "and $dst, $rhs",
 358                 [(set GPR:$dst, (and GPR:$lhs, GPR:$rhs))]>;
 359
 360 def tASRri : TI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 361                 "asr $dst, $lhs, $rhs",
 362                 [(set GPR:$dst, (sra GPR:$lhs, imm:$rhs))]>;
 363
 364 def tASRrr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 365                  "asr $dst, $rhs",
 366                  [(set GPR:$dst, (sra GPR:$lhs, GPR:$rhs))]>;
 367
 368 def tBIC : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 369                "bic $dst, $rhs",
 370                [(set GPR:$dst, (and GPR:$lhs, (not GPR:$rhs)))]>;
 371
 372
 373 def tCMN : TI<(outs), (ins GPR:$lhs, GPR:$rhs),
 374               "cmn $lhs, $rhs",
 375               [(ARMcmp GPR:$lhs, (ineg GPR:$rhs))]>;
 376
 377 def tCMPi8 : TI<(outs), (ins GPR:$lhs, i32imm:$rhs),
 378                "cmp $lhs, $rhs",
 379                [(ARMcmp GPR:$lhs, imm0_255:$rhs)]>;
 380
 381 def tCMPr : TI<(outs), (ins GPR:$lhs, GPR:$rhs),
 382                "cmp $lhs, $rhs",
 383                [(ARMcmp GPR:$lhs, GPR:$rhs)]>;
 384
 385 def tTST  : TI<(outs), (ins GPR:$lhs, GPR:$rhs),
 386                "tst $lhs, $rhs",
 387                [(ARMcmpNZ (and GPR:$lhs, GPR:$rhs), 0)]>;
 388
 389 def tCMNNZ : TI<(outs), (ins GPR:$lhs, GPR:$rhs),
 390                 "cmn $lhs, $rhs",
 391                 [(ARMcmpNZ GPR:$lhs, (ineg GPR:$rhs))]>;
 392
 393 def tCMPNZi8 : TI<(outs), (ins GPR:$lhs, i32imm:$rhs),
 394                  "cmp $lhs, $rhs",
 395                  [(ARMcmpNZ GPR:$lhs, imm0_255:$rhs)]>;
 396
 397 def tCMPNZr : TI<(outs), (ins GPR:$lhs, GPR:$rhs),
 398                  "cmp $lhs, $rhs",
 399                  [(ARMcmpNZ GPR:$lhs, GPR:$rhs)]>;
 400
 401 // TODO: A7-37: CMP(3) - cmp hi regs
 402
 403 def tEOR : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 404                "eor $dst, $rhs",
 405                [(set GPR:$dst, (xor GPR:$lhs, GPR:$rhs))]>;
 406
 407 def tLSLri : TI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 408                 "lsl $dst, $lhs, $rhs",
 409                 [(set GPR:$dst, (shl GPR:$lhs, imm:$rhs))]>;
 410
 411 def tLSLrr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 412                  "lsl $dst, $rhs",
 413                  [(set GPR:$dst, (shl GPR:$lhs, GPR:$rhs))]>;
 414
 415 def tLSRri : TI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 416                 "lsr $dst, $lhs, $rhs",
 417                 [(set GPR:$dst, (srl GPR:$lhs, imm:$rhs))]>;
 418
 419 def tLSRrr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 420                  "lsr $dst, $rhs",
 421                  [(set GPR:$dst, (srl GPR:$lhs, GPR:$rhs))]>;
 422
 423 // FIXME: This is not rematerializable because mov changes the condition code.
 424 def tMOVi8 : TI<(outs GPR:$dst), (ins i32imm:$src),
 425                  "mov $dst, $src",
 426                  [(set GPR:$dst, imm0_255:$src)]>;
 427
 428 // TODO: A7-73: MOV(2) - mov setting flag.
 429
 430
 431 // Note: MOV(2) of two low regs updates the flags, so we emit this as 'cpy',
 432 // which is MOV(3).  This also supports high registers.
 433 def tMOVr  : TI<(outs GPR:$dst), (ins GPR:$src),
 434                  "cpy $dst, $src", []>;
 435
 436 def tMUL : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 437                "mul $dst, $rhs",
 438                [(set GPR:$dst, (mul GPR:$lhs, GPR:$rhs))]>;
 439
 440 def tMVN : TI<(outs GPR:$dst), (ins GPR:$src),
 441               "mvn $dst, $src",
 442               [(set GPR:$dst, (not GPR:$src))]>;
 443
 444 def tNEG : TI<(outs GPR:$dst), (ins GPR:$src),
 445               "neg $dst, $src",
 446               [(set GPR:$dst, (ineg GPR:$src))]>;
 447
 448 def tORR : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 449                "orr $dst, $rhs",
 450                [(set GPR:$dst, (or GPR:$lhs, GPR:$rhs))]>;
 451
 452
 453 def tREV : TI<(outs GPR:$dst), (ins GPR:$src),
 454               "rev $dst, $src",
 455               [(set GPR:$dst, (bswap GPR:$src))]>,
 456               Requires<[IsThumb, HasV6]>;
 457
 458 def tREV16 : TI<(outs GPR:$dst), (ins GPR:$src),
 459                 "rev16 $dst, $src",
 460                 [(set GPR:$dst,
 461                     (or (and (srl GPR:$src, 8), 0xFF),
 462                         (or (and (shl GPR:$src, 8), 0xFF00),
 463                             (or (and (srl GPR:$src, 8), 0xFF0000),
 464                                 (and (shl GPR:$src, 8), 0xFF000000)))))]>,
 465                 Requires<[IsThumb, HasV6]>;
 466
 467 def tREVSH : TI<(outs GPR:$dst), (ins GPR:$src),
 468                 "revsh $dst, $src",
 469                 [(set GPR:$dst,
 470                    (sext_inreg
 471                      (or (srl (and GPR:$src, 0xFFFF), 8),
 472                          (shl GPR:$src, 8)), i16))]>,
 473                 Requires<[IsThumb, HasV6]>;
 474
 475 def tROR : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 476                 "ror $dst, $rhs",
 477                 [(set GPR:$dst, (rotr GPR:$lhs, GPR:$rhs))]>;
 478
 479
 480 // Subtract with carry
 481 def tSBC : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 482                 "sbc $dst, $rhs",
 483                 [(set GPR:$dst, (sube GPR:$lhs, GPR:$rhs))]>;
 484
 485 def tSUBS : TI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 486                 "sub $dst, $lhs, $rhs",
 487                [(set GPR:$dst, (subc GPR:$lhs, GPR:$rhs))]>;
 488
 489
 490 // TODO: A7-96: STMIA - store multiple.
 491
 492 def tSUBi3 : TI<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 493                 "sub $dst, $lhs, $rhs",
 494                 [(set GPR:$dst, (add GPR:$lhs, imm0_7_neg:$rhs))]>;
 495
 496 def tSUBi8 : TIt<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 497                   "sub $dst, $rhs",
 498                   [(set GPR:$dst, (add GPR:$lhs, imm8_255_neg:$rhs))]>;
 499
 500 def tSUBrr : TI<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 501                 "sub $dst, $lhs, $rhs",
 502                 [(set GPR:$dst, (sub GPR:$lhs, GPR:$rhs))]>;
 503
 504 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 505                   "sub $dst, $rhs * 4", []>;
 506
 507 def tSXTB  : TI<(outs GPR:$dst), (ins GPR:$src),
 508                 "sxtb $dst, $src",
 509                 [(set GPR:$dst, (sext_inreg GPR:$src, i8))]>,
 510                 Requires<[IsThumb, HasV6]>;
 511 def tSXTH  : TI<(outs GPR:$dst), (ins GPR:$src),
 512                 "sxth $dst, $src",
 513                 [(set GPR:$dst, (sext_inreg GPR:$src, i16))]>,
 514                 Requires<[IsThumb, HasV6]>;
 515
 516
 517 def tUXTB  : TI<(outs GPR:$dst), (ins GPR:$src),
 518                 "uxtb $dst, $src",
 519                 [(set GPR:$dst, (and GPR:$src, 0xFF))]>,
 520                 Requires<[IsThumb, HasV6]>;
 521 def tUXTH  : TI<(outs GPR:$dst), (ins GPR:$src),
 522                 "uxth $dst, $src",
 523                 [(set GPR:$dst, (and GPR:$src, 0xFFFF))]>,
 524                 Requires<[IsThumb, HasV6]>;
 525
 526
 527 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC DAG operation.
 528 // Expanded by the scheduler into a branch sequence.
 529 let usesCustomDAGSchedInserter = 1 in  // Expanded by the scheduler.
 530   def tMOVCCr :
 531   PseudoInst<(outs GPR:$dst), (ins GPR:$false, GPR:$true, pred:$cc),
 532               "@ tMOVCCr $cc",
 533               [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc))*/]>;
 534
 535 // tLEApcrel - Load a pc-relative address into a register without offending the
 536 // assembler.
 537 def tLEApcrel : TIx2<(outs GPR:$dst), (ins i32imm:$label),
 538                     !strconcat(!strconcat(".set PCRELV${:uid}, ($label-(",
 539                                           "${:private}PCRELL${:uid}+4))\n"),
 540                                !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 541                                   "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 542                     []>;
 543
 544 def tLEApcrelJT : TIx2<(outs GPR:$dst), (ins i32imm:$label, i32imm:$id),
 545           !strconcat(!strconcat(".set PCRELV${:uid}, (${label}_${id:no_hash}-(",
 546                                          "${:private}PCRELL${:uid}+4))\n"),
 547                      !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 548                                 "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 549                     []>;
 550
 551 //===----------------------------------------------------------------------===//
 552 // TLS Instructions
 553 //
 554
 555 // __aeabi_read_tp preserves the registers r1-r3.
 556 let isCall = 1,
 557   Defs = [R0, LR] in {
 558   def tTPsoft  : TIx2<(outs), (ins),
 559                "bl __aeabi_read_tp",
 560                [(set R0, ARMthread_pointer)]>;
 561 }
 562
 563 //===----------------------------------------------------------------------===//
 564 // Non-Instruction Patterns
 565 //
 566
 567 // ConstantPool, GlobalAddress
 568 def : ThumbPat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 569 def : ThumbPat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 570
 571 // JumpTable
 572 def : ThumbPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 573                (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 574
 575 // Direct calls
 576 def : ThumbPat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>;
 577 def : ThumbV5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>;
 578
 579 // Indirect calls to ARM routines
 580 def : ThumbV5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>;
 581
 582 // zextload i1 -> zextload i8
 583 def : ThumbPat<(zextloadi1 t_addrmode_s1:$addr),
 584                (tLDRB t_addrmode_s1:$addr)>;
 585
 586 // extload -> zextload
 587 def : ThumbPat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 588 def : ThumbPat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 589 def : ThumbPat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 590
 591 // truncstore i1 -> truncstore i8
 592 def : ThumbPat<(truncstorei1 GPR:$src, t_addrmode_s1:$dst),
 593                (tSTRB GPR:$src, t_addrmode_s1:$dst)>;
 594
 595 // Large immediate handling.
 596
 597 // Two piece imms.
 598 def : ThumbPat<(i32 thumb_immshifted:$src),
 599                (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
 600                        (thumb_immshifted_shamt imm:$src))>;
 601
 602 def : ThumbPat<(i32 imm0_255_comp:$src),
 603                (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;