[InstCombine] Signed saturation patterns
[llvm-complete.git] / test / CodeGen / AArch64 / GlobalISel / ret-vec-promote.ll
blob2d39203920b068cfb5e0db8c322842cb1539cfd5
1 ; NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
2 ; RUN: llc -mtriple=aarch64-linux-gnu -O0 -global-isel -stop-after=irtranslator -o - %s | FileCheck %s
4 ; Tests vectors of i1 types can appropriately extended first before return handles it.
5 define <4 x i1> @ret_v4i1(<4 x i1> *%v) {
6   ; CHECK-LABEL: name: ret_v4i1
7   ; CHECK: bb.1 (%ir-block.0):
8   ; CHECK:   liveins: $x0
9   ; CHECK:   [[COPY:%[0-9]+]]:_(p0) = COPY $x0
10   ; CHECK:   [[LOAD:%[0-9]+]]:_(<4 x s1>) = G_LOAD [[COPY]](p0) :: (load 1 from %ir.v, align 4)
11   ; CHECK:   [[ANYEXT:%[0-9]+]]:_(<4 x s16>) = G_ANYEXT [[LOAD]](<4 x s1>)
12   ; CHECK:   $d0 = COPY [[ANYEXT]](<4 x s16>)
13   ; CHECK:   RET_ReallyLR implicit $d0
14   %v2 = load <4 x i1>, <4 x i1> *%v
15   ret <4 x i1> %v2