test/CodeGen/AMDGPU/GlobalISel/regbankselect-amdgcn.ds.fmin.mir

   1 # NOTE: Assertions have been autogenerated by utils/update_mir_test_checks.py
   2 # RUN: llc -march=amdgcn -mcpu=fiji -run-pass=regbankselect -regbankselect-fast -verify-machineinstrs %s -o - | FileCheck %s
   3 # RUN: llc -march=amdgcn -mcpu=fiji -run-pass=regbankselect -regbankselect-greedy -verify-machineinstrs %s -o - | FileCheck %s
   4
   5 ---
   6 name: ds_fmin_ss
   7 legalized: true
   8 tracksRegLiveness: true
   9 body: |
  10   bb.0:
  11     liveins: $sgpr0, $sgpr1
  12
  13     ; CHECK-LABEL: name: ds_fmin_ss
  14     ; CHECK: liveins: $sgpr0, $sgpr1
  15     ; CHECK: [[COPY:%[0-9]+]]:sgpr(p3) = COPY $sgpr0
  16     ; CHECK: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr1
  17     ; CHECK: [[COPY2:%[0-9]+]]:vgpr(p3) = COPY [[COPY]](p3)
  18     ; CHECK: [[COPY3:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  19     ; CHECK: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), [[COPY2]](p3), [[COPY3]](s32), 0, 0, 0
  20     %0:_(p3) = COPY $sgpr0
  21     %1:_(s32) = COPY $sgpr1
  22     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), %0, %1, 0, 0, 0
  23
  24 ...
  25
  26 ---
  27 name: ds_fmin_sv
  28 legalized: true
  29 tracksRegLiveness: true
  30 body: |
  31   bb.0:
  32     liveins: $sgpr0, $vgpr0
  33
  34     ; CHECK-LABEL: name: ds_fmin_sv
  35     ; CHECK: liveins: $sgpr0, $vgpr0
  36     ; CHECK: [[COPY:%[0-9]+]]:sgpr(p3) = COPY $sgpr0
  37     ; CHECK: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr0
  38     ; CHECK: [[COPY2:%[0-9]+]]:vgpr(p3) = COPY [[COPY]](p3)
  39     ; CHECK: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), [[COPY2]](p3), [[COPY1]](s32), 0, 0, 0
  40     %0:_(p3) = COPY $sgpr0
  41     %1:_(s32) = COPY $vgpr0
  42     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), %0, %1, 0, 0, 0
  43
  44 ...
  45
  46 ---
  47 name: ds_fmin_vs
  48 legalized: true
  49 tracksRegLiveness: true
  50 body: |
  51   bb.0:
  52     liveins: $vgpr0, $sgpr0
  53
  54     ; CHECK-LABEL: name: ds_fmin_vs
  55     ; CHECK: liveins: $vgpr0, $sgpr0
  56     ; CHECK: [[COPY:%[0-9]+]]:vgpr(p3) = COPY $vgpr0
  57     ; CHECK: [[COPY1:%[0-9]+]]:sgpr(s32) = COPY $sgpr0
  58     ; CHECK: [[COPY2:%[0-9]+]]:vgpr(s32) = COPY [[COPY1]](s32)
  59     ; CHECK: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), [[COPY]](p3), [[COPY2]](s32), 0, 0, 0
  60     %0:_(p3) = COPY $vgpr0
  61     %1:_(s32) = COPY $sgpr0
  62     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), %0, %1, 0, 0, 0
  63
  64 ...
  65
  66 ---
  67 name: ds_fmin_vv
  68 legalized: true
  69 tracksRegLiveness: true
  70 body: |
  71   bb.0:
  72     liveins: $vgpr0, $vgpr1
  73
  74     ; CHECK-LABEL: name: ds_fmin_vv
  75     ; CHECK: liveins: $vgpr0, $vgpr1
  76     ; CHECK: [[COPY:%[0-9]+]]:vgpr(p3) = COPY $vgpr0
  77     ; CHECK: [[COPY1:%[0-9]+]]:vgpr(s32) = COPY $vgpr1
  78     ; CHECK: [[INT:%[0-9]+]]:vgpr(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), [[COPY]](p3), [[COPY1]](s32), 0, 0, 0
  79     %0:_(p3) = COPY $vgpr0
  80     %1:_(s32) = COPY $vgpr1
  81     %2:_(s32) = G_INTRINSIC_W_SIDE_EFFECTS intrinsic(@llvm.amdgcn.ds.fmin), %0, %1, 0, 0, 0
  82
  83 ...