test/CodeGen/AMDGPU/indirect-addressing-si-pregfx9.ll

   1 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=tahiti -verify-machineinstrs < %s | FileCheck -check-prefixes=GCN,MOVREL,PREGFX9 %s
   2 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=tonga -mattr=-flat-for-global -verify-machineinstrs < %s | FileCheck -check-prefixes=GCN,MOVREL,PREGFX9 %s
   3 ; RUN: llc -amdgpu-scalarize-global-loads=false -march=amdgcn -mcpu=tonga -mattr=-flat-for-global -amdgpu-vgpr-index-mode -verify-machineinstrs < %s | FileCheck -check-prefixes=GCN,IDXMODE,PREGFX9 %s
   4
   5 ; Tests for indirect addressing on SI, which is implemented using dynamic
   6 ; indexing of vectors.
   7
   8 ; Subtest below moved from file test/CodeGen/AMDGPU/indirect-addressing-si.ll
   9 ; to avoid gfx9 scheduling induced issues.
  10
  11
  12 ; GCN-LABEL: {{^}}insert_vgpr_offset_multiple_in_block:
  13 ; GCN-DAG: s_load_dwordx16 s{{\[}}[[S_ELT0:[0-9]+]]:[[S_ELT15:[0-9]+]]{{\]}}
  14 ; GCN-DAG: {{buffer|flat|global}}_load_dword [[IDX0:v[0-9]+]]
  15 ; GCN-DAG: v_mov_b32 [[INS0:v[0-9]+]], 62
  16
  17 ; GCN-DAG: v_mov_b32_e32 v[[VEC_ELT15:[0-9]+]], s[[S_ELT15]]
  18 ; GCN-DAG: v_mov_b32_e32 v[[VEC_ELT0:[0-9]+]], s[[S_ELT0]]
  19
  20 ; GCN-DAG: v_add_{{i32|u32}}_e32 [[IDX1:v[0-9]+]], vcc, 1, [[IDX0]]
  21
  22 ; GCN: [[LOOP0:BB[0-9]+_[0-9]+]]:
  23 ; GCN-NEXT: v_readfirstlane_b32 [[READLANE:s[0-9]+]], [[IDX0]]
  24 ; GCN: v_cmp_eq_u32_e32 vcc, [[READLANE]], [[IDX0]]
  25 ; GCN: s_and_saveexec_b64 vcc, vcc
  26
  27 ; MOVREL: s_mov_b32 m0, [[READLANE]]
  28 ; MOVREL-NEXT: v_movreld_b32_e32 v[[VEC_ELT0]], [[INS0]]
  29
  30 ; IDXMODE: s_set_gpr_idx_on [[READLANE]], gpr_idx(DST)
  31 ; IDXMODE-NEXT: v_mov_b32_e32 v[[VEC_ELT0]], [[INS0]]
  32 ; IDXMODE: s_set_gpr_idx_off
  33
  34 ; GCN-NEXT: s_xor_b64 exec, exec, vcc
  35 ; GCN: s_cbranch_execnz [[LOOP0]]
  36
  37 ; FIXME: Redundant copy
  38 ; GCN: s_mov_b64 exec, [[MASK:s\[[0-9]+:[0-9]+\]]]
  39
  40 ; GCN: s_mov_b64 [[MASK]], exec
  41
  42 ; GCN: [[LOOP1:BB[0-9]+_[0-9]+]]:
  43 ; GCN-NEXT: v_readfirstlane_b32 [[READLANE:s[0-9]+]], [[IDX1]]
  44 ; GCN: v_cmp_eq_u32_e32 vcc, [[READLANE]], [[IDX1]]
  45 ; GCN: s_and_saveexec_b64 vcc, vcc
  46
  47 ; MOVREL: s_mov_b32 m0, [[READLANE]]
  48 ; MOVREL-NEXT: v_movreld_b32_e32 v{{[0-9]+}}, 63
  49
  50 ; IDXMODE: s_set_gpr_idx_on [[READLANE]], gpr_idx(DST)
  51 ; IDXMODE-NEXT: v_mov_b32_e32 v{{[0-9]+}}, 63
  52 ; IDXMODE: s_set_gpr_idx_off
  53
  54 ; GCN-NEXT: s_xor_b64 exec, exec, vcc
  55 ; GCN: s_cbranch_execnz [[LOOP1]]
  56
  57 ; GCN: buffer_store_dwordx4 v{{\[}}[[VEC_ELT0]]:
  58
  59 ; GCN: buffer_store_dword [[INS0]]
  60 define amdgpu_kernel void @insert_vgpr_offset_multiple_in_block(<16 x i32> addrspace(1)* %out0, <16 x i32> addrspace(1)* %out1, i32 addrspace(1)* %in, <16 x i32> %vec0) #0 {
  61 entry:
  62   %id = call i32 @llvm.amdgcn.workitem.id.x() #1
  63   %id.ext = zext i32 %id to i64
  64   %gep = getelementptr inbounds i32, i32 addrspace(1)* %in, i64 %id.ext
  65   %idx0 = load volatile i32, i32 addrspace(1)* %gep
  66   %idx1 = add i32 %idx0, 1
  67   %live.out.val = call i32 asm sideeffect "v_mov_b32 $0, 62", "=v"()
  68   %vec1 = insertelement <16 x i32> %vec0, i32 %live.out.val, i32 %idx0
  69   %vec2 = insertelement <16 x i32> %vec1, i32 63, i32 %idx1
  70   store volatile <16 x i32> %vec2, <16 x i32> addrspace(1)* %out0
  71   %cmp = icmp eq i32 %id, 0
  72   br i1 %cmp, label %bb1, label %bb2
  73
  74 bb1:
  75   store volatile i32 %live.out.val, i32 addrspace(1)* undef
  76   br label %bb2
  77
  78 bb2:
  79   ret void
  80 }
  81
  82 declare i32 @llvm.amdgcn.workitem.id.x() #1
  83 declare void @llvm.amdgcn.s.barrier() #2
  84
  85 attributes #0 = { nounwind }
  86 attributes #1 = { nounwind readnone }
  87 attributes #2 = { nounwind convergent }