test/CodeGen/AMDGPU/llvm.amdgcn.image.nsa.ll

   1 ; RUN: llc -march=amdgcn -mcpu=gfx1010 -mattr=-nsa-encoding -verify-machineinstrs -show-mc-encoding < %s | FileCheck -check-prefixes=GCN,NONSA %s
   2 ; RUN: llc -march=amdgcn -mcpu=gfx1010 -verify-machineinstrs -show-mc-encoding < %s | FileCheck -check-prefixes=GCN,NSA %s
   3
   4 ; GCN-LABEL: {{^}}sample_2d:
   5 ;
   6 ; TODO: use NSA here
   7 ; GCN: v_mov_b32_e32 v2, v0
   8 ;
   9 ; GCN: image_sample v[0:3], v[1:2],
  10 define amdgpu_ps <4 x float> @sample_2d(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %t, float %s) {
  11 main_body:
  12   %v = call <4 x float> @llvm.amdgcn.image.sample.2d.v4f32.f32(i32 15, float %s, float %t, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  13   ret <4 x float> %v
  14 }
  15
  16 ; GCN-LABEL: {{^}}sample_3d:
  17 ; NONSA: v_mov_b32_e32 v3, v0
  18 ; NONSA: image_sample v[0:3], v[1:4],
  19 ; NSA: image_sample v[0:3], [v1, v2, v0],
  20 define amdgpu_ps <4 x float> @sample_3d(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %r, float %s, float %t) {
  21 main_body:
  22   %v = call <4 x float> @llvm.amdgcn.image.sample.3d.v4f32.f32(i32 15, float %s, float %t, float %r, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  23   ret <4 x float> %v
  24 }
  25
  26 ; GCN-LABEL: {{^}}sample_d_3d:
  27 ; NSA: image_sample_d v[0:3], [v3, v8, v7, v5, v4, v6, v0, v2, v1],
  28 define amdgpu_ps <4 x float> @sample_d_3d(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %s, float %r, float %t, float %dsdh, float %dtdv, float %dsdv, float %drdv, float %drdh, float %dtdh) {
  29 main_body:
  30   %v = call <4 x float> @llvm.amdgcn.image.sample.d.3d.v4f32.f32(i32 15, float %dsdh, float %dtdh, float %drdh, float %dsdv, float %dtdv, float %drdv, float %s, float %t, float %r, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  31   ret <4 x float> %v
  32 }
  33
  34 ; GCN-LABEL: {{^}}sample_contig_nsa:
  35 ; GCN: image_sample_c_l v0, v[0:7],
  36 ; NSA: image_sample v1, [v6, v7, v5],
  37 define amdgpu_ps <2 x float> @sample_contig_nsa(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %zcompare, float %s1, float %t1, float %r1, float %lod, float %r2, float %s2, float %t2) {
  38 main_body:
  39   %v1 = call float @llvm.amdgcn.image.sample.c.l.3d.f32.f32(i32 1, float %zcompare, float %s1, float %t1, float %r1, float %lod, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  40   %v2 = call float @llvm.amdgcn.image.sample.3d.f32.f32(i32 1, float %s2, float %t2, float %r2, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  41   %r.0 = insertelement <2 x float> undef, float %v1, i32 0
  42   %r = insertelement <2 x float> %r.0, float %v2, i32 1
  43   ret <2 x float> %r
  44 }
  45
  46 ; GCN-LABEL: {{^}}sample_nsa_nsa:
  47 ; NSA: image_sample_c_l v0, [v1, v2, v3, v4, v0],
  48 ; NSA: image_sample v1, [v6, v7, v5],
  49 define amdgpu_ps <2 x float> @sample_nsa_nsa(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %lod, float %zcompare, float %s1, float %t1, float %r1, float %r2, float %s2, float %t2) {
  50 main_body:
  51   %v1 = call float @llvm.amdgcn.image.sample.c.l.3d.f32.f32(i32 1, float %zcompare, float %s1, float %t1, float %r1, float %lod, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  52   %v2 = call float @llvm.amdgcn.image.sample.3d.f32.f32(i32 1, float %s2, float %t2, float %r2, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  53   %r.0 = insertelement <2 x float> undef, float %v1, i32 0
  54   %r = insertelement <2 x float> %r.0, float %v2, i32 1
  55   ret <2 x float> %r
  56 }
  57
  58 ; GCN-LABEL: {{^}}sample_nsa_contig:
  59 ; NSA: image_sample_c_l v0, [v1, v2, v3, v4, v0],
  60 ; NSA: image_sample v1, v[5:7],
  61 define amdgpu_ps <2 x float> @sample_nsa_contig(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %lod, float %zcompare, float %s1, float %t1, float %r1, float %s2, float %t2, float %r2) {
  62 main_body:
  63   %v1 = call float @llvm.amdgcn.image.sample.c.l.3d.f32.f32(i32 1, float %zcompare, float %s1, float %t1, float %r1, float %lod, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  64   %v2 = call float @llvm.amdgcn.image.sample.3d.f32.f32(i32 1, float %s2, float %t2, float %r2, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  65   %r.0 = insertelement <2 x float> undef, float %v1, i32 0
  66   %r = insertelement <2 x float> %r.0, float %v2, i32 1
  67   ret <2 x float> %r
  68 }
  69
  70 ; GCN-LABEL: {{^}}sample_contig_contig:
  71 ; GCN: image_sample_c_l v0, v[0:7],
  72 ; NSA: image_sample v1, v[5:7],
  73 ; NONSA: image_sample v1, v[5:8],
  74 define amdgpu_ps <2 x float> @sample_contig_contig(<8 x i32> inreg %rsrc, <4 x i32> inreg %samp, float %zcompare, float %s1, float %t1, float %r1, float %lod, float %s2, float %t2, float %r2) {
  75 main_body:
  76   %v1 = call float @llvm.amdgcn.image.sample.c.l.3d.f32.f32(i32 1, float %zcompare, float %s1, float %t1, float %r1, float %lod, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  77   %v2 = call float @llvm.amdgcn.image.sample.3d.f32.f32(i32 1, float %s2, float %t2, float %r2, <8 x i32> %rsrc, <4 x i32> %samp, i1 0, i32 0, i32 0)
  78   %r.0 = insertelement <2 x float> undef, float %v1, i32 0
  79   %r = insertelement <2 x float> %r.0, float %v2, i32 1
  80   ret <2 x float> %r
  81 }
  82
  83
  84 declare <4 x float> @llvm.amdgcn.image.sample.2d.v4f32.f32(i32, float, float, <8 x i32>, <4 x i32>, i1, i32, i32) #1
  85 declare <4 x float> @llvm.amdgcn.image.sample.3d.v4f32.f32(i32, float, float, float, <8 x i32>, <4 x i32>, i1, i32, i32) #1
  86 declare <4 x float> @llvm.amdgcn.image.sample.d.3d.v4f32.f32(i32, float, float, float, float, float, float, float, float, float, <8 x i32>, <4 x i32>, i1, i32, i32) #1
  87
  88 declare float @llvm.amdgcn.image.sample.3d.f32.f32(i32, float, float, float, <8 x i32>, <4 x i32>, i1, i32, i32) #1
  89 declare float @llvm.amdgcn.image.sample.c.l.3d.f32.f32(i32, float, float, float, float, float, <8 x i32>, <4 x i32>, i1, i32, i32) #1
  90
  91 attributes #1 = { nounwind readonly }