test/CodeGen/AMDGPU/shl_add.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: llc < %s -mtriple=amdgcn-amd-mesa3d -mcpu=fiji -verify-machineinstrs | FileCheck -check-prefix=VI %s
   3 ; RUN: llc < %s -mtriple=amdgcn-amd-mesa3d -mcpu=gfx900 -verify-machineinstrs | FileCheck -check-prefix=GFX9 %s
   4 ; RUN: llc < %s -mtriple=amdgcn-amd-mesa3d -mcpu=gfx1010 -verify-machineinstrs | FileCheck -check-prefix=GFX10 %s
   5
   6 ; ===================================================================================
   7 ; V_LSHL_ADD_U32
   8 ; ===================================================================================
   9
  10 define amdgpu_ps float @shl_add(i32 %a, i32 %b, i32 %c) {
  11 ; VI-LABEL: shl_add:
  12 ; VI:       ; %bb.0:
  13 ; VI-NEXT:    v_lshlrev_b32_e32 v0, v1, v0
  14 ; VI-NEXT:    v_add_u32_e32 v0, vcc, v0, v2
  15 ; VI-NEXT:    ; return to shader part epilog
  16 ;
  17 ; GFX9-LABEL: shl_add:
  18 ; GFX9:       ; %bb.0:
  19 ; GFX9-NEXT:    v_lshl_add_u32 v0, v0, v1, v2
  20 ; GFX9-NEXT:    ; return to shader part epilog
  21 ;
  22 ; GFX10-LABEL: shl_add:
  23 ; GFX10:       ; %bb.0:
  24 ; GFX10-NEXT:    v_lshl_add_u32 v0, v0, v1, v2
  25 ; GFX10-NEXT:    ; implicit-def: $vcc_hi
  26 ; GFX10-NEXT:    ; return to shader part epilog
  27   %x = shl i32 %a, %b
  28   %result = add i32 %x, %c
  29   %bc = bitcast i32 %result to float
  30   ret float %bc
  31 }
  32
  33 ; ThreeOp instruction variant not used due to Constant Bus Limitations
  34 define amdgpu_ps float @shl_add_vgpr_a(i32 %a, i32 inreg %b, i32 inreg %c) {
  35 ; VI-LABEL: shl_add_vgpr_a:
  36 ; VI:       ; %bb.0:
  37 ; VI-NEXT:    v_lshlrev_b32_e32 v0, s2, v0
  38 ; VI-NEXT:    v_add_u32_e32 v0, vcc, s3, v0
  39 ; VI-NEXT:    ; return to shader part epilog
  40 ;
  41 ; GFX9-LABEL: shl_add_vgpr_a:
  42 ; GFX9:       ; %bb.0:
  43 ; GFX9-NEXT:    v_lshlrev_b32_e32 v0, s2, v0
  44 ; GFX9-NEXT:    v_add_u32_e32 v0, s3, v0
  45 ; GFX9-NEXT:    ; return to shader part epilog
  46 ;
  47 ; GFX10-LABEL: shl_add_vgpr_a:
  48 ; GFX10:       ; %bb.0:
  49 ; GFX10-NEXT:    v_lshl_add_u32 v0, v0, s2, s3
  50 ; GFX10-NEXT:    ; implicit-def: $vcc_hi
  51 ; GFX10-NEXT:    ; return to shader part epilog
  52   %x = shl i32 %a, %b
  53   %result = add i32 %x, %c
  54   %bc = bitcast i32 %result to float
  55   ret float %bc
  56 }
  57
  58 define amdgpu_ps float @shl_add_vgpr_all(i32 %a, i32 %b, i32 %c) {
  59 ; VI-LABEL: shl_add_vgpr_all:
  60 ; VI:       ; %bb.0:
  61 ; VI-NEXT:    v_lshlrev_b32_e32 v0, v1, v0
  62 ; VI-NEXT:    v_add_u32_e32 v0, vcc, v0, v2
  63 ; VI-NEXT:    ; return to shader part epilog
  64 ;
  65 ; GFX9-LABEL: shl_add_vgpr_all:
  66 ; GFX9:       ; %bb.0:
  67 ; GFX9-NEXT:    v_lshl_add_u32 v0, v0, v1, v2
  68 ; GFX9-NEXT:    ; return to shader part epilog
  69 ;
  70 ; GFX10-LABEL: shl_add_vgpr_all:
  71 ; GFX10:       ; %bb.0:
  72 ; GFX10-NEXT:    v_lshl_add_u32 v0, v0, v1, v2
  73 ; GFX10-NEXT:    ; implicit-def: $vcc_hi
  74 ; GFX10-NEXT:    ; return to shader part epilog
  75   %x = shl i32 %a, %b
  76   %result = add i32 %x, %c
  77   %bc = bitcast i32 %result to float
  78   ret float %bc
  79 }
  80
  81 define amdgpu_ps float @shl_add_vgpr_ab(i32 %a, i32 %b, i32 inreg %c) {
  82 ; VI-LABEL: shl_add_vgpr_ab:
  83 ; VI:       ; %bb.0:
  84 ; VI-NEXT:    v_lshlrev_b32_e32 v0, v1, v0
  85 ; VI-NEXT:    v_add_u32_e32 v0, vcc, s2, v0
  86 ; VI-NEXT:    ; return to shader part epilog
  87 ;
  88 ; GFX9-LABEL: shl_add_vgpr_ab:
  89 ; GFX9:       ; %bb.0:
  90 ; GFX9-NEXT:    v_lshl_add_u32 v0, v0, v1, s2
  91 ; GFX9-NEXT:    ; return to shader part epilog
  92 ;
  93 ; GFX10-LABEL: shl_add_vgpr_ab:
  94 ; GFX10:       ; %bb.0:
  95 ; GFX10-NEXT:    v_lshl_add_u32 v0, v0, v1, s2
  96 ; GFX10-NEXT:    ; implicit-def: $vcc_hi
  97 ; GFX10-NEXT:    ; return to shader part epilog
  98   %x = shl i32 %a, %b
  99   %result = add i32 %x, %c
 100   %bc = bitcast i32 %result to float
 101   ret float %bc
 102 }
 103
 104 define amdgpu_ps float @shl_add_vgpr_const(i32 %a, i32 %b) {
 105 ; VI-LABEL: shl_add_vgpr_const:
 106 ; VI:       ; %bb.0:
 107 ; VI-NEXT:    v_lshlrev_b32_e32 v0, 3, v0
 108 ; VI-NEXT:    v_add_u32_e32 v0, vcc, v0, v1
 109 ; VI-NEXT:    ; return to shader part epilog
 110 ;
 111 ; GFX9-LABEL: shl_add_vgpr_const:
 112 ; GFX9:       ; %bb.0:
 113 ; GFX9-NEXT:    v_lshl_add_u32 v0, v0, 3, v1
 114 ; GFX9-NEXT:    ; return to shader part epilog
 115 ;
 116 ; GFX10-LABEL: shl_add_vgpr_const:
 117 ; GFX10:       ; %bb.0:
 118 ; GFX10-NEXT:    v_lshl_add_u32 v0, v0, 3, v1
 119 ; GFX10-NEXT:    ; implicit-def: $vcc_hi
 120 ; GFX10-NEXT:    ; return to shader part epilog
 121   %x = shl i32 %a, 3
 122   %result = add i32 %x, %b
 123   %bc = bitcast i32 %result to float
 124   ret float %bc
 125 }