[InstCombine] Signed saturation patterns
[llvm-complete.git] / test / CodeGen / Hexagon / swp-regseq.ll
blobff6535ab8eef36d5ce6f0e412283aa3adf4b5223
1 ; RUN: llc -march=hexagon -enable-pipeliner < %s
2 ; REQUIRES: asserts
4 %s.0 = type { i64 }
6 define i64 @f0(%s.0* nocapture %a0, i32 %a1) {
7 b0:
8   br i1 undef, label %b1, label %b2
10 b1:                                               ; preds = %b1, %b0
11   %v0 = phi i32 [ %v6, %b1 ], [ 0, %b0 ]
12   %v1 = phi i64 [ %v5, %b1 ], [ undef, %b0 ]
13   %v2 = load i16, i16* undef, align 2
14   %v3 = zext i16 %v2 to i64
15   %v4 = and i64 %v1, -4294967296
16   %v5 = or i64 %v3, %v4
17   %v6 = add nsw i32 %v0, 1
18   %v7 = icmp eq i32 %v6, %a1
19   br i1 %v7, label %b2, label %b1
21 b2:                                               ; preds = %b1, %b0
22   %v8 = phi i64 [ undef, %b0 ], [ %v5, %b1 ]
23   ret i64 %v8