[InstCombine] Signed saturation patterns
[llvm-complete.git] / test / CodeGen / Hexagon / vect / vect-extract-i1-debug.ll
blobaf2a55ea47d5c8cd791dd7cca8c68ef415eb4c8b
1 ; RUN: llc -march=hexagon -debug-only=isel < %s 2>/dev/null
2 ; REQUIRES: asserts
4 ; Make sure that this doesn't crash. Debug option enabled a failing assertion
5 ; about type mismatch in formal arguments.
6 ; CHECK: vaddub
8 define i1 @t_i4x8(<4 x i8> %a, <4 x i8> %b) nounwind {
9 entry:
10         %0 = add <4 x i8> %a, %b
11         %1 = bitcast <4 x i8> %0 to <32 x i1>
12         %2 = extractelement <32 x i1> %1, i32 0
13         ret i1 %2