[InstCombine] Signed saturation patterns
[llvm-complete.git] / test / CodeGen / Hexagon / vect / vect-vsubw.ll
blobba326a33109b13eb42e526238caf7ababfc8642e
1 ; RUN: llc -march=hexagon < %s | FileCheck %s
2 ; CHECK: vsubw
4 define <2 x i32> @t_i2x32(<2 x i32> %a, <2 x i32> %b) nounwind {
5 entry:
6         %0 = sub <2 x i32> %a, %b
7         ret <2 x i32> %0