[InstCombine] Signed saturation patterns
[llvm-complete.git] / test / TableGen / list-element-bitref.td
blob0f59b537fa6d6ffbb9b67df7670fccf680078e21
1 // RUN: llvm-tblgen %s | FileCheck %s
2 // XFAIL: vg_leak
4 class C<list<bits<4>> L> {
5   bits<2> V0 = L[0]{1-0};
6   bits<2> V1 = L[1]{3-2};
7   string V2 = !if(L[0]{0}, "Odd", "Even");
10 def c0 : C<[0b0101, 0b1010]>;
12 // CHECK: def c0
13 // CHECK-NEXT: bits<2> V0 = { 0, 1 };
14 // CHECK-NEXT: bits<2> V1 = { 1, 0 };
15 // CHECK-NEXT: string V2 = "Odd";