lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 def isWave32 : Predicate<"Subtarget->getWavefrontSize() == 32">,
  10   AssemblerPredicate <"FeatureWavefrontSize32">;
  11 def isWave64 : Predicate<"Subtarget->getWavefrontSize() == 64">,
  12   AssemblerPredicate <"FeatureWavefrontSize64">;
  13
  14 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  15
  16 class GCNPredicateControl : PredicateControl {
  17   Predicate SIAssemblerPredicate = isGFX6GFX7;
  18   Predicate VIAssemblerPredicate = isGFX8GFX9;
  19 }
  20
  21 // Execpt for the NONE field, this must be kept in sync with the
  22 // SIEncodingFamily enum in AMDGPUInstrInfo.cpp
  23 def SIEncodingFamily {
  24   int NONE = -1;
  25   int SI = 0;
  26   int VI = 1;
  27   int SDWA = 2;
  28   int SDWA9 = 3;
  29   int GFX80 = 4;
  30   int GFX9 = 5;
  31   int GFX10 = 6;
  32   int SDWA10 = 7;
  33 }
  34
  35 //===----------------------------------------------------------------------===//
  36 // SI DAG Nodes
  37 //===----------------------------------------------------------------------===//
  38
  39 def AMDGPUclamp : SDNode<"AMDGPUISD::CLAMP", SDTFPUnaryOp>;
  40
  41 def SIsbuffer_load : SDNode<"AMDGPUISD::SBUFFER_LOAD",
  42   SDTypeProfile<1, 4, [SDTCisVT<1, v4i32>, SDTCisVT<2, i32>, SDTCisVT<3, i1>,
  43                        SDTCisVT<4, i1>]>,
  44   [SDNPMayLoad, SDNPMemOperand]
  45 >;
  46
  47 def SIds_ordered_count : SDNode<"AMDGPUISD::DS_ORDERED_COUNT",
  48   SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i16>]>,
  49   [SDNPMayLoad, SDNPMayStore, SDNPMemOperand, SDNPHasChain, SDNPInGlue]
  50 >;
  51
  52 def SIatomic_inc : SDNode<"AMDGPUISD::ATOMIC_INC", SDTAtomic2,
  53   [SDNPMayLoad, SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  54 >;
  55
  56 def SIatomic_dec : SDNode<"AMDGPUISD::ATOMIC_DEC", SDTAtomic2,
  57   [SDNPMayLoad, SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  58 >;
  59
  60 def SDTAtomic2_f32 : SDTypeProfile<1, 2, [
  61   SDTCisSameAs<0,2>, SDTCisFP<0>, SDTCisPtrTy<1>
  62 ]>;
  63
  64 def SIatomic_fmin : SDNode<"AMDGPUISD::ATOMIC_LOAD_FMIN", SDTAtomic2_f32,
  65   [SDNPMayLoad, SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  66 >;
  67
  68 def SIatomic_fmax : SDNode<"AMDGPUISD::ATOMIC_LOAD_FMAX", SDTAtomic2_f32,
  69   [SDNPMayLoad, SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  70 >;
  71
  72 // load_d16_{lo|hi} ptr, tied_input
  73 def SIload_d16 : SDTypeProfile<1, 2, [
  74   SDTCisPtrTy<1>,
  75   SDTCisSameAs<0, 2>
  76 ]>;
  77
  78
  79 def SDTtbuffer_load : SDTypeProfile<1, 8,
  80   [                     // vdata
  81    SDTCisVT<1, v4i32>,  // rsrc
  82    SDTCisVT<2, i32>,    // vindex(VGPR)
  83    SDTCisVT<3, i32>,    // voffset(VGPR)
  84    SDTCisVT<4, i32>,    // soffset(SGPR)
  85    SDTCisVT<5, i32>,    // offset(imm)
  86    SDTCisVT<6, i32>,    // format(imm)
  87    SDTCisVT<7, i32>,    // cachecontrol(imm)
  88    SDTCisVT<8, i1>      // idxen(imm)
  89   ]>;
  90
  91 def SItbuffer_load :   SDNode<"AMDGPUISD::TBUFFER_LOAD_FORMAT", SDTtbuffer_load,
  92                               [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]>;
  93 def SItbuffer_load_d16 : SDNode<"AMDGPUISD::TBUFFER_LOAD_FORMAT_D16",
  94                                 SDTtbuffer_load,
  95                                 [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]>;
  96
  97 def SDTtbuffer_store : SDTypeProfile<0, 9,
  98     [                     // vdata
  99      SDTCisVT<1, v4i32>,  // rsrc
 100      SDTCisVT<2, i32>,    // vindex(VGPR)
 101      SDTCisVT<3, i32>,    // voffset(VGPR)
 102      SDTCisVT<4, i32>,    // soffset(SGPR)
 103      SDTCisVT<5, i32>,    // offset(imm)
 104      SDTCisVT<6, i32>,    // format(imm)
 105      SDTCisVT<7, i32>,    // cachecontrol(imm)
 106      SDTCisVT<8, i1>      // idxen(imm)
 107     ]>;
 108
 109 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT", SDTtbuffer_store,
 110                              [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 111 def SItbuffer_store_d16 : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT_D16",
 112                                 SDTtbuffer_store,
 113                                 [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 114
 115 def SDTBufferLoad : SDTypeProfile<1, 7,
 116     [                    // vdata
 117      SDTCisVT<1, v4i32>, // rsrc
 118      SDTCisVT<2, i32>,   // vindex(VGPR)
 119      SDTCisVT<3, i32>,   // voffset(VGPR)
 120      SDTCisVT<4, i32>,   // soffset(SGPR)
 121      SDTCisVT<5, i32>,   // offset(imm)
 122      SDTCisVT<6, i32>,   // cachepolicy(imm)
 123      SDTCisVT<7, i1>]>;  // idxen(imm)
 124
 125 def SIbuffer_load : SDNode <"AMDGPUISD::BUFFER_LOAD", SDTBufferLoad,
 126                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 127 def SIbuffer_load_ubyte : SDNode <"AMDGPUISD::BUFFER_LOAD_UBYTE", SDTBufferLoad,
 128                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 129 def SIbuffer_load_ushort : SDNode <"AMDGPUISD::BUFFER_LOAD_USHORT", SDTBufferLoad,
 130                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 131 def SIbuffer_load_byte : SDNode <"AMDGPUISD::BUFFER_LOAD_BYTE", SDTBufferLoad,
 132                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 133 def SIbuffer_load_short: SDNode <"AMDGPUISD::BUFFER_LOAD_SHORT", SDTBufferLoad,
 134                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 135 def SIbuffer_load_format : SDNode <"AMDGPUISD::BUFFER_LOAD_FORMAT", SDTBufferLoad,
 136                             [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 137 def SIbuffer_load_format_d16 : SDNode <"AMDGPUISD::BUFFER_LOAD_FORMAT_D16",
 138                                 SDTBufferLoad,
 139                                 [SDNPMemOperand, SDNPHasChain, SDNPMayLoad]>;
 140
 141 def SDTBufferStore : SDTypeProfile<0, 8,
 142     [                    // vdata
 143      SDTCisVT<1, v4i32>, // rsrc
 144      SDTCisVT<2, i32>,   // vindex(VGPR)
 145      SDTCisVT<3, i32>,   // voffset(VGPR)
 146      SDTCisVT<4, i32>,   // soffset(SGPR)
 147      SDTCisVT<5, i32>,   // offset(imm)
 148      SDTCisVT<6, i32>,   // cachepolicy(imm)
 149      SDTCisVT<7, i1>]>;  // idxen(imm)
 150
 151 def SIbuffer_store : SDNode <"AMDGPUISD::BUFFER_STORE", SDTBufferStore,
 152                              [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 153 def SIbuffer_store_byte: SDNode <"AMDGPUISD::BUFFER_STORE_BYTE",
 154                          SDTBufferStore,
 155                          [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 156 def SIbuffer_store_short : SDNode <"AMDGPUISD::BUFFER_STORE_SHORT",
 157                            SDTBufferStore,
 158                            [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 159 def SIbuffer_store_format : SDNode <"AMDGPUISD::BUFFER_STORE_FORMAT",
 160                             SDTBufferStore,
 161                             [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 162 def SIbuffer_store_format_d16 : SDNode <"AMDGPUISD::BUFFER_STORE_FORMAT_D16",
 163                             SDTBufferStore,
 164                             [SDNPMayStore, SDNPMemOperand, SDNPHasChain]>;
 165
 166 class SDBufferAtomic<string opcode> : SDNode <opcode,
 167   SDTypeProfile<1, 8,
 168        [SDTCisVT<2, v4i32>, // rsrc
 169        SDTCisVT<3, i32>,   // vindex(VGPR)
 170        SDTCisVT<4, i32>,   // voffset(VGPR)
 171        SDTCisVT<5, i32>,   // soffset(SGPR)
 172        SDTCisVT<6, i32>,   // offset(imm)
 173        SDTCisVT<7, i32>,   // cachepolicy(imm)
 174        SDTCisVT<8, i1>]>,  // idxen(imm)
 175   [SDNPMemOperand, SDNPHasChain, SDNPMayLoad, SDNPMayStore]
 176 >;
 177
 178 class SDBufferAtomicNoRtn<string opcode, ValueType ty> : SDNode <opcode,
 179   SDTypeProfile<0, 8,
 180       [SDTCisVT<0, ty>,    // vdata
 181        SDTCisVT<1, v4i32>, // rsrc
 182        SDTCisVT<2, i32>,   // vindex(VGPR)
 183        SDTCisVT<3, i32>,   // voffset(VGPR)
 184        SDTCisVT<4, i32>,   // soffset(SGPR)
 185        SDTCisVT<5, i32>,   // offset(imm)
 186        SDTCisVT<6, i32>,   // cachepolicy(imm)
 187        SDTCisVT<7, i1>]>,  // idxen(imm)
 188   [SDNPMemOperand, SDNPHasChain, SDNPMayLoad, SDNPMayStore]
 189 >;
 190
 191 def SIbuffer_atomic_swap : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_SWAP">;
 192 def SIbuffer_atomic_add : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_ADD">;
 193 def SIbuffer_atomic_sub : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_SUB">;
 194 def SIbuffer_atomic_smin : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_SMIN">;
 195 def SIbuffer_atomic_umin : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_UMIN">;
 196 def SIbuffer_atomic_smax : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_SMAX">;
 197 def SIbuffer_atomic_umax : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_UMAX">;
 198 def SIbuffer_atomic_and : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_AND">;
 199 def SIbuffer_atomic_or : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_OR">;
 200 def SIbuffer_atomic_xor : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_XOR">;
 201 def SIbuffer_atomic_inc : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_INC">;
 202 def SIbuffer_atomic_dec : SDBufferAtomic <"AMDGPUISD::BUFFER_ATOMIC_DEC">;
 203 def SIbuffer_atomic_fadd : SDBufferAtomicNoRtn <"AMDGPUISD::BUFFER_ATOMIC_FADD", f32>;
 204 def SIbuffer_atomic_pk_fadd : SDBufferAtomicNoRtn <"AMDGPUISD::BUFFER_ATOMIC_PK_FADD", v2f16>;
 205
 206 def SIbuffer_atomic_cmpswap : SDNode <"AMDGPUISD::BUFFER_ATOMIC_CMPSWAP",
 207   SDTypeProfile<1, 9,
 208     [SDTCisVT<0, i32>,   // dst
 209      SDTCisVT<1, i32>,   // src
 210      SDTCisVT<2, i32>,   // cmp
 211      SDTCisVT<3, v4i32>, // rsrc
 212      SDTCisVT<4, i32>,   // vindex(VGPR)
 213      SDTCisVT<5, i32>,   // voffset(VGPR)
 214      SDTCisVT<6, i32>,   // soffset(SGPR)
 215      SDTCisVT<7, i32>,   // offset(imm)
 216      SDTCisVT<8, i32>,   // cachepolicy(imm)
 217      SDTCisVT<9, i1>]>,  // idxen(imm)
 218   [SDNPMemOperand, SDNPHasChain, SDNPMayLoad, SDNPMayStore]
 219 >;
 220
 221 class SDGlobalAtomicNoRtn<string opcode, ValueType ty> : SDNode <opcode,
 222   SDTypeProfile<0, 2,
 223       [SDTCisPtrTy<0>,     // vaddr
 224        SDTCisVT<1, ty>]>,  // vdata
 225   [SDNPMemOperand, SDNPHasChain, SDNPMayLoad, SDNPMayStore]
 226 >;
 227
 228 def SIglobal_atomic_fadd    : SDGlobalAtomicNoRtn <"AMDGPUISD::ATOMIC_FADD", f32>;
 229 def SIglobal_atomic_pk_fadd : SDGlobalAtomicNoRtn <"AMDGPUISD::ATOMIC_PK_FADD", v2f16>;
 230
 231 def SIpc_add_rel_offset : SDNode<"AMDGPUISD::PC_ADD_REL_OFFSET",
 232   SDTypeProfile<1, 2, [SDTCisVT<0, iPTR>, SDTCisSameAs<0,1>, SDTCisSameAs<0,2>]>
 233 >;
 234
 235 def SIlds : SDNode<"AMDGPUISD::LDS",
 236   SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisSameAs<0,1>]>
 237 >;
 238
 239 def SIload_d16_lo : SDNode<"AMDGPUISD::LOAD_D16_LO",
 240   SIload_d16,
 241   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 242 >;
 243
 244 def SIload_d16_lo_u8 : SDNode<"AMDGPUISD::LOAD_D16_LO_U8",
 245   SIload_d16,
 246   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 247 >;
 248
 249 def SIload_d16_lo_i8 : SDNode<"AMDGPUISD::LOAD_D16_LO_I8",
 250   SIload_d16,
 251   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 252 >;
 253
 254 def SIload_d16_hi : SDNode<"AMDGPUISD::LOAD_D16_HI",
 255   SIload_d16,
 256   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 257 >;
 258
 259 def SIload_d16_hi_u8 : SDNode<"AMDGPUISD::LOAD_D16_HI_U8",
 260   SIload_d16,
 261   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 262 >;
 263
 264 def SIload_d16_hi_i8 : SDNode<"AMDGPUISD::LOAD_D16_HI_I8",
 265   SIload_d16,
 266   [SDNPMayLoad, SDNPMemOperand, SDNPHasChain]
 267 >;
 268
 269 def SIdenorm_mode : SDNode<"AMDGPUISD::DENORM_MODE",
 270   SDTypeProfile<0 ,1, [SDTCisInt<0>]>,
 271   [SDNPHasChain, SDNPSideEffect, SDNPOptInGlue, SDNPOutGlue]
 272 >;
 273
 274 //===----------------------------------------------------------------------===//
 275 // ValueType helpers
 276 //===----------------------------------------------------------------------===//
 277
 278 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 279 // XXX - do f16 instructions?
 280 class isFloatType<ValueType SrcVT> {
 281   bit ret =
 282     !if(!eq(SrcVT.Value, f16.Value), 1,
 283     !if(!eq(SrcVT.Value, f32.Value), 1,
 284     !if(!eq(SrcVT.Value, f64.Value), 1,
 285     !if(!eq(SrcVT.Value, v2f16.Value), 1,
 286     !if(!eq(SrcVT.Value, v4f16.Value), 1,
 287     0)))));
 288 }
 289
 290 class isIntType<ValueType SrcVT> {
 291   bit ret =
 292     !if(!eq(SrcVT.Value, i16.Value), 1,
 293     !if(!eq(SrcVT.Value, i32.Value), 1,
 294     !if(!eq(SrcVT.Value, i64.Value), 1,
 295     0)));
 296 }
 297
 298 class isPackedType<ValueType SrcVT> {
 299   bit ret =
 300     !if(!eq(SrcVT.Value, v2i16.Value), 1,
 301       !if(!eq(SrcVT.Value, v2f16.Value), 1,
 302         !if(!eq(SrcVT.Value, v4f16.Value), 1, 0)
 303     ));
 304 }
 305
 306 //===----------------------------------------------------------------------===//
 307 // PatFrags for global memory operations
 308 //===----------------------------------------------------------------------===//
 309
 310 foreach as = [ "global", "flat", "constant", "local", "private", "region" ] in {
 311 let AddressSpaces = !cast<AddressSpaceList>("LoadAddress_"#as).AddrSpaces in {
 312
 313
 314 defm atomic_inc_#as : binary_atomic_op<SIatomic_inc>;
 315 defm atomic_dec_#as : binary_atomic_op<SIatomic_dec>;
 316 defm atomic_load_fmin_#as : binary_atomic_op<SIatomic_fmin, 0>;
 317 defm atomic_load_fmax_#as : binary_atomic_op<SIatomic_fmax, 0>;
 318
 319
 320 } // End let AddressSpaces = ...
 321 } // End foreach AddrSpace
 322
 323 def atomic_fadd_global_noret : PatFrag<
 324   (ops node:$ptr, node:$value),
 325   (SIglobal_atomic_fadd node:$ptr, node:$value)> {
 326   // FIXME: Move this
 327   let MemoryVT = f32;
 328   let IsAtomic = 1;
 329   let AddressSpaces = StoreAddress_global.AddrSpaces;
 330 }
 331
 332 def atomic_pk_fadd_global_noret : PatFrag<
 333     (ops node:$ptr, node:$value),
 334     (SIglobal_atomic_pk_fadd node:$ptr, node:$value)> {
 335   // FIXME: Move this
 336   let MemoryVT = v2f16;
 337   let IsAtomic = 1;
 338   let AddressSpaces = StoreAddress_global.AddrSpaces;
 339 }
 340
 341 //===----------------------------------------------------------------------===//
 342 // SDNodes PatFrags for loads/stores with a glue input.
 343 // This is for SDNodes and PatFrag for local loads and stores to
 344 // enable s_mov_b32 m0, -1 to be glued to the memory instructions.
 345 //
 346 // These mirror the regular load/store PatFrags and rely on special
 347 // processing during Select() to add the glued copy.
 348 //
 349 //===----------------------------------------------------------------------===//
 350
 351 def AMDGPUld_glue : SDNode <"ISD::LOAD", SDTLoad,
 352   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 353 >;
 354
 355 def AMDGPUatomic_ld_glue : SDNode <"ISD::ATOMIC_LOAD", SDTAtomicLoad,
 356   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 357 >;
 358
 359 def unindexedload_glue : PatFrag <(ops node:$ptr), (AMDGPUld_glue node:$ptr)> {
 360   let IsLoad = 1;
 361   let IsUnindexed = 1;
 362 }
 363
 364 def load_glue : PatFrag <(ops node:$ptr), (unindexedload_glue node:$ptr)> {
 365   let IsLoad = 1;
 366   let IsNonExtLoad = 1;
 367 }
 368
 369 def atomic_load_32_glue : PatFrag<(ops node:$ptr),
 370   (AMDGPUatomic_ld_glue node:$ptr)> {
 371   let IsAtomic = 1;
 372   let MemoryVT = i32;
 373 }
 374
 375 def atomic_load_64_glue : PatFrag<(ops node:$ptr),
 376   (AMDGPUatomic_ld_glue node:$ptr)> {
 377   let IsAtomic = 1;
 378   let MemoryVT = i64;
 379 }
 380
 381 def extload_glue : PatFrag<(ops node:$ptr), (unindexedload_glue node:$ptr)> {
 382   let IsLoad = 1;
 383   let IsAnyExtLoad = 1;
 384 }
 385
 386 def sextload_glue : PatFrag<(ops node:$ptr), (unindexedload_glue node:$ptr)> {
 387   let IsLoad = 1;
 388   let IsSignExtLoad = 1;
 389 }
 390
 391 def zextload_glue : PatFrag<(ops node:$ptr), (unindexedload_glue node:$ptr)> {
 392   let IsLoad = 1;
 393   let IsZeroExtLoad = 1;
 394 }
 395
 396 def extloadi8_glue : PatFrag<(ops node:$ptr), (extload_glue node:$ptr)> {
 397   let IsLoad = 1;
 398   let MemoryVT = i8;
 399 }
 400
 401 def zextloadi8_glue : PatFrag<(ops node:$ptr), (zextload_glue node:$ptr)> {
 402   let IsLoad = 1;
 403   let MemoryVT = i8;
 404 }
 405
 406 def extloadi16_glue : PatFrag<(ops node:$ptr), (extload_glue node:$ptr)> {
 407   let IsLoad = 1;
 408   let MemoryVT = i16;
 409 }
 410
 411 def zextloadi16_glue : PatFrag<(ops node:$ptr), (zextload_glue node:$ptr)> {
 412   let IsLoad = 1;
 413   let MemoryVT = i16;
 414 }
 415
 416 def sextloadi8_glue : PatFrag<(ops node:$ptr), (sextload_glue node:$ptr)> {
 417   let IsLoad = 1;
 418   let MemoryVT = i8;
 419 }
 420
 421 def sextloadi16_glue : PatFrag<(ops node:$ptr), (sextload_glue node:$ptr)> {
 422   let IsLoad = 1;
 423   let MemoryVT = i16;
 424 }
 425
 426
 427 let IsLoad = 1, AddressSpaces = LoadAddress_local.AddrSpaces in {
 428 def load_local_m0 : PatFrag<(ops node:$ptr), (load_glue node:$ptr)> {
 429   let IsNonExtLoad = 1;
 430 }
 431
 432 let MemoryVT = i8 in {
 433 def extloadi8_local_m0 : PatFrag<(ops node:$ptr), (extloadi8_glue node:$ptr)>;
 434 def sextloadi8_local_m0 : PatFrag<(ops node:$ptr), (sextloadi8_glue node:$ptr)>;
 435 def zextloadi8_local_m0 : PatFrag<(ops node:$ptr), (zextloadi8_glue node:$ptr)>;
 436 }
 437
 438 let MemoryVT = i16 in {
 439 def extloadi16_local_m0 : PatFrag<(ops node:$ptr), (extloadi16_glue node:$ptr)>;
 440 def sextloadi16_local_m0 : PatFrag<(ops node:$ptr), (sextloadi16_glue node:$ptr)>;
 441 def zextloadi16_local_m0 : PatFrag<(ops node:$ptr), (zextloadi16_glue node:$ptr)>;
 442 }
 443
 444 def load_align8_local_m0 : PatFrag<(ops node:$ptr),
 445                                    (load_local_m0 node:$ptr)> {
 446   let IsLoad = 1;
 447   let IsNonExtLoad = 1;
 448   let MinAlignment = 8;
 449 }
 450 def load_align16_local_m0 : PatFrag<(ops node:$ptr),
 451                                     (load_local_m0 node:$ptr)> {
 452   let IsLoad = 1;
 453   let IsNonExtLoad = 1;
 454   let MinAlignment = 16;
 455 }
 456
 457 } // End IsLoad = 1
 458
 459 let IsAtomic = 1, AddressSpaces = LoadAddress_local.AddrSpaces in {
 460 def atomic_load_32_local_m0 : PatFrag<(ops node:$ptr),
 461                                       (atomic_load_32_glue node:$ptr)> {
 462   let MemoryVT = i32;
 463 }
 464 def atomic_load_64_local_m0 : PatFrag<(ops node:$ptr),
 465                                        (atomic_load_64_glue node:$ptr)> {
 466   let MemoryVT = i64;
 467 }
 468
 469 } // End let AddressSpaces = LoadAddress_local.AddrSpaces
 470
 471
 472 def AMDGPUst_glue : SDNode <"ISD::STORE", SDTStore,
 473   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 474 >;
 475
 476 def AMDGPUatomic_st_glue : SDNode <"ISD::ATOMIC_STORE", SDTAtomicStore,
 477   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 478 >;
 479
 480 def unindexedstore_glue : PatFrag<(ops node:$val, node:$ptr),
 481                                    (AMDGPUst_glue node:$val, node:$ptr)> {
 482   let IsStore = 1;
 483   let IsUnindexed = 1;
 484 }
 485
 486 def store_glue : PatFrag<(ops node:$val, node:$ptr),
 487                          (unindexedstore_glue node:$val, node:$ptr)> {
 488   let IsStore = 1;
 489   let IsTruncStore = 0;
 490 }
 491
 492 def truncstore_glue : PatFrag<(ops node:$val, node:$ptr),
 493   (unindexedstore_glue node:$val, node:$ptr)> {
 494   let IsStore = 1;
 495   let IsTruncStore = 1;
 496 }
 497
 498 def truncstorei8_glue : PatFrag<(ops node:$val, node:$ptr),
 499                            (truncstore_glue node:$val, node:$ptr)> {
 500   let IsStore = 1;
 501   let MemoryVT = i8;
 502 }
 503
 504 def truncstorei16_glue : PatFrag<(ops node:$val, node:$ptr),
 505                            (truncstore_glue node:$val, node:$ptr)> {
 506   let IsStore = 1;
 507   let MemoryVT = i16;
 508 }
 509
 510 let IsStore = 1, AddressSpaces = StoreAddress_local.AddrSpaces in {
 511 def store_local_m0 : PatFrag<(ops node:$val, node:$ptr),
 512                              (store_glue node:$val, node:$ptr)> {
 513   let IsStore = 1;
 514   let IsTruncStore = 0;
 515 }
 516
 517 def truncstorei8_local_m0 : PatFrag<(ops node:$val, node:$ptr),
 518                                     (unindexedstore_glue node:$val, node:$ptr)> {
 519   let IsStore = 1;
 520   let MemoryVT = i8;
 521 }
 522
 523 def truncstorei16_local_m0 : PatFrag<(ops node:$val, node:$ptr),
 524                                     (unindexedstore_glue node:$val, node:$ptr)> {
 525   let IsStore = 1;
 526   let MemoryVT = i16;
 527 }
 528 }
 529
 530 def store_align16_local_m0 : PatFrag <
 531   (ops node:$value, node:$ptr),
 532   (store_local_m0 node:$value, node:$ptr)> {
 533   let IsStore = 1;
 534   let IsTruncStore = 0;
 535   let MinAlignment = 16;
 536 }
 537
 538 def store_align8_local_m0 : PatFrag <
 539   (ops node:$value, node:$ptr),
 540   (store_local_m0 node:$value, node:$ptr)> {
 541   let IsStore = 1;
 542   let IsTruncStore = 0;
 543   let MinAlignment = 8;
 544 }
 545
 546 let AddressSpaces = StoreAddress_local.AddrSpaces in {
 547
 548 def atomic_store_local_32_m0 : PatFrag <
 549   (ops node:$value, node:$ptr),
 550   (AMDGPUatomic_st_glue node:$value, node:$ptr)> {
 551   let IsAtomic = 1;
 552   let MemoryVT = i32;
 553 }
 554 def atomic_store_local_64_m0 : PatFrag <
 555   (ops node:$value, node:$ptr),
 556   (AMDGPUatomic_st_glue node:$value, node:$ptr)> {
 557   let IsAtomic = 1;
 558   let MemoryVT = i64;
 559 }
 560 } // End let AddressSpaces = StoreAddress_local.AddrSpaces
 561
 562
 563 def si_setcc_uniform : PatFrag <
 564   (ops node:$lhs, node:$rhs, node:$cond),
 565   (setcc node:$lhs, node:$rhs, node:$cond), [{
 566   for (SDNode *Use : N->uses()) {
 567     if (Use->isMachineOpcode() || Use->getOpcode() != ISD::CopyToReg)
 568       return false;
 569
 570     unsigned Reg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 571     if (Reg != AMDGPU::SCC)
 572       return false;
 573   }
 574   return true;
 575 }]>;
 576
 577 //===----------------------------------------------------------------------===//
 578 // SDNodes PatFrags for d16 loads
 579 //===----------------------------------------------------------------------===//
 580
 581 class LoadD16Frag <SDPatternOperator op> : PatFrag<(ops node:$ptr, node:$tied_in), (op node:$ptr, node:$tied_in)>;
 582 class LocalLoadD16 <SDPatternOperator op> : LoadD16Frag <op>, LocalAddress;
 583 class GlobalLoadD16 <SDPatternOperator op> : LoadD16Frag <op>, GlobalLoadAddress;
 584 class PrivateLoadD16 <SDPatternOperator op> : LoadD16Frag <op>, PrivateAddress;
 585 class FlatLoadD16 <SDPatternOperator op> : LoadD16Frag <op>, FlatLoadAddress;
 586
 587 def load_d16_hi_local : LocalLoadD16 <SIload_d16_hi>;
 588 def az_extloadi8_d16_hi_local : LocalLoadD16 <SIload_d16_hi_u8>;
 589 def sextloadi8_d16_hi_local : LocalLoadD16 <SIload_d16_hi_i8>;
 590
 591 def load_d16_hi_global : GlobalLoadD16 <SIload_d16_hi>;
 592 def az_extloadi8_d16_hi_global : GlobalLoadD16 <SIload_d16_hi_u8>;
 593 def sextloadi8_d16_hi_global : GlobalLoadD16 <SIload_d16_hi_i8>;
 594
 595 def load_d16_hi_private : PrivateLoadD16 <SIload_d16_hi>;
 596 def az_extloadi8_d16_hi_private : PrivateLoadD16 <SIload_d16_hi_u8>;
 597 def sextloadi8_d16_hi_private : PrivateLoadD16 <SIload_d16_hi_i8>;
 598
 599 def load_d16_hi_flat : FlatLoadD16 <SIload_d16_hi>;
 600 def az_extloadi8_d16_hi_flat : FlatLoadD16 <SIload_d16_hi_u8>;
 601 def sextloadi8_d16_hi_flat : FlatLoadD16 <SIload_d16_hi_i8>;
 602
 603
 604 def load_d16_lo_local : LocalLoadD16 <SIload_d16_lo>;
 605 def az_extloadi8_d16_lo_local : LocalLoadD16 <SIload_d16_lo_u8>;
 606 def sextloadi8_d16_lo_local : LocalLoadD16 <SIload_d16_lo_i8>;
 607
 608 def load_d16_lo_global : GlobalLoadD16 <SIload_d16_lo>;
 609 def az_extloadi8_d16_lo_global : GlobalLoadD16 <SIload_d16_lo_u8>;
 610 def sextloadi8_d16_lo_global : GlobalLoadD16 <SIload_d16_lo_i8>;
 611
 612 def load_d16_lo_private : PrivateLoadD16 <SIload_d16_lo>;
 613 def az_extloadi8_d16_lo_private : PrivateLoadD16 <SIload_d16_lo_u8>;
 614 def sextloadi8_d16_lo_private : PrivateLoadD16 <SIload_d16_lo_i8>;
 615
 616 def load_d16_lo_flat : FlatLoadD16 <SIload_d16_lo>;
 617 def az_extloadi8_d16_lo_flat : FlatLoadD16 <SIload_d16_lo_u8>;
 618 def sextloadi8_d16_lo_flat : FlatLoadD16 <SIload_d16_lo_i8>;
 619
 620
 621
 622 def lshr_rev : PatFrag <
 623   (ops node:$src1, node:$src0),
 624   (srl $src0, $src1)
 625 >;
 626
 627 def ashr_rev : PatFrag <
 628   (ops node:$src1, node:$src0),
 629   (sra $src0, $src1)
 630 >;
 631
 632 def lshl_rev : PatFrag <
 633   (ops node:$src1, node:$src0),
 634   (shl $src0, $src1)
 635 >;
 636
 637 def add_ctpop : PatFrag <
 638   (ops node:$src0, node:$src1),
 639   (add (ctpop $src0), $src1)
 640 >;
 641
 642 multiclass SIAtomicM0Glue2 <string op_name, bit is_amdgpu = 0,
 643                             SDTypeProfile tc = SDTAtomic2,
 644                             bit IsInt = 1> {
 645
 646   def _glue : SDNode <
 647     !if(is_amdgpu, "AMDGPUISD", "ISD")#"::ATOMIC_"#op_name, tc,
 648     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 649   >;
 650
 651   let AddressSpaces = StoreAddress_local.AddrSpaces in {
 652     defm _local_m0 : binary_atomic_op <!cast<SDNode>(NAME#"_glue"), IsInt>;
 653   }
 654
 655   let AddressSpaces = StoreAddress_region.AddrSpaces in {
 656     defm _region_m0 : binary_atomic_op <!cast<SDNode>(NAME#"_glue"), IsInt>;
 657   }
 658 }
 659
 660 defm atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 661 defm atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 662 defm atomic_inc : SIAtomicM0Glue2 <"INC", 1>;
 663 defm atomic_dec : SIAtomicM0Glue2 <"DEC", 1>;
 664 defm atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 665 defm atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 666 defm atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 667 defm atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 668 defm atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 669 defm atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 670 defm atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 671 defm atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 672 defm atomic_load_fadd : SIAtomicM0Glue2 <"LOAD_FADD", 0, SDTAtomic2_f32, 0>;
 673 defm atomic_load_fmin : SIAtomicM0Glue2 <"LOAD_FMIN", 1, SDTAtomic2_f32, 0>;
 674 defm atomic_load_fmax : SIAtomicM0Glue2 <"LOAD_FMAX", 1, SDTAtomic2_f32, 0>;
 675
 676 def as_i1imm : SDNodeXForm<imm, [{
 677   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 678 }]>;
 679
 680 def as_i8imm : SDNodeXForm<imm, [{
 681   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 682 }]>;
 683
 684 def as_i16imm : SDNodeXForm<imm, [{
 685   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 686 }]>;
 687
 688 def as_i32imm: SDNodeXForm<imm, [{
 689   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 690 }]>;
 691
 692 def as_i32timm: SDNodeXForm<timm, [{
 693   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 694 }]>;
 695
 696 def as_i64imm: SDNodeXForm<imm, [{
 697   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 698 }]>;
 699
 700 def cond_as_i32imm: SDNodeXForm<cond, [{
 701   return CurDAG->getTargetConstant(N->get(), SDLoc(N), MVT::i32);
 702 }]>;
 703
 704 // Copied from the AArch64 backend:
 705 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 706 return CurDAG->getTargetConstant(
 707   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 708 }]>;
 709
 710 def frameindex_to_targetframeindex : SDNodeXForm<frameindex, [{
 711   auto FI = cast<FrameIndexSDNode>(N);
 712   return CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 713 }]>;
 714
 715 // Copied from the AArch64 backend:
 716 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 717 return CurDAG->getTargetConstant(
 718   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 719 }]>;
 720
 721 class bitextract_imm<int bitnum> : SDNodeXForm<imm, [{
 722   uint64_t Imm = N->getZExtValue();
 723   unsigned Bit = (Imm >> }] # bitnum # [{ ) & 1;
 724   return CurDAG->getTargetConstant(Bit, SDLoc(N), MVT::i1);
 725 }]>;
 726
 727 def SIMM16bit : ImmLeaf <i32,
 728   [{return isInt<16>(Imm);}]
 729 >;
 730
 731 def UIMM16bit : ImmLeaf <i32,
 732   [{return isUInt<16>(Imm);}]
 733 >;
 734
 735 def i64imm_32bit : ImmLeaf<i64, [{
 736   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 737 }]>;
 738
 739 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 740   return isInlineImmediate(N);
 741 }]>;
 742
 743 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 744   return isInlineImmediate(N);
 745 }]>;
 746
 747 class VGPRImm <dag frag> : PatLeaf<frag, [{
 748   return isVGPRImm(N);
 749 }]>;
 750
 751 def NegateImm : SDNodeXForm<imm, [{
 752   return CurDAG->getConstant(-N->getSExtValue(), SDLoc(N), MVT::i32);
 753 }]>;
 754
 755 // TODO: When FP inline imm values work?
 756 def NegSubInlineConst32 : ImmLeaf<i32, [{
 757   return Imm < -16 && Imm >= -64;
 758 }], NegateImm>;
 759
 760 def NegSubInlineConst16 : ImmLeaf<i16, [{
 761   return Imm < -16 && Imm >= -64;
 762 }], NegateImm>;
 763
 764 def ShiftAmt32Imm : PatLeaf <(imm), [{
 765   return N->getZExtValue() < 32;
 766 }]>;
 767
 768 def getNegV2I16Imm : SDNodeXForm<build_vector, [{
 769   return SDValue(packNegConstantV2I16(N, *CurDAG), 0);
 770 }]>;
 771
 772 def NegSubInlineConstV216 : PatLeaf<(build_vector), [{
 773   assert(N->getNumOperands() == 2);
 774   assert(N->getOperand(0).getValueType().getSizeInBits() == 16);
 775   SDValue Src0 = N->getOperand(0);
 776   SDValue Src1 = N->getOperand(1);
 777   if (Src0 == Src1)
 778     return isNegInlineImmediate(Src0.getNode());
 779
 780   return (isNullConstantOrUndef(Src0) && isNegInlineImmediate(Src1.getNode())) ||
 781          (isNullConstantOrUndef(Src1) && isNegInlineImmediate(Src0.getNode()));
 782 }], getNegV2I16Imm>;
 783
 784 //===----------------------------------------------------------------------===//
 785 // Custom Operands
 786 //===----------------------------------------------------------------------===//
 787
 788 def SoppBrTarget : AsmOperandClass {
 789   let Name = "SoppBrTarget";
 790   let ParserMethod = "parseSOppBrTarget";
 791 }
 792
 793 def sopp_brtarget : Operand<OtherVT> {
 794   let EncoderMethod = "getSOPPBrEncoding";
 795   let DecoderMethod = "decodeSoppBrTarget";
 796   let OperandType = "OPERAND_PCREL";
 797   let ParserMatchClass = SoppBrTarget;
 798 }
 799
 800 def si_ga : Operand<iPTR>;
 801
 802 def InterpSlotMatchClass : AsmOperandClass {
 803   let Name = "InterpSlot";
 804   let PredicateMethod = "isInterpSlot";
 805   let ParserMethod = "parseInterpSlot";
 806   let RenderMethod = "addImmOperands";
 807 }
 808
 809 def InterpSlot : Operand<i32> {
 810   let PrintMethod = "printInterpSlot";
 811   let ParserMatchClass = InterpSlotMatchClass;
 812   let OperandType = "OPERAND_IMMEDIATE";
 813 }
 814
 815 def AttrMatchClass : AsmOperandClass {
 816   let Name = "Attr";
 817   let PredicateMethod = "isInterpAttr";
 818   let ParserMethod = "parseInterpAttr";
 819   let RenderMethod = "addImmOperands";
 820 }
 821
 822 // It appears to be necessary to create a separate operand for this to
 823 // be able to parse attr<num> with no space.
 824 def Attr : Operand<i32> {
 825   let PrintMethod = "printInterpAttr";
 826   let ParserMatchClass = AttrMatchClass;
 827   let OperandType = "OPERAND_IMMEDIATE";
 828 }
 829
 830 def AttrChanMatchClass : AsmOperandClass {
 831   let Name = "AttrChan";
 832   let PredicateMethod = "isAttrChan";
 833   let RenderMethod = "addImmOperands";
 834 }
 835
 836 def AttrChan : Operand<i32> {
 837   let PrintMethod = "printInterpAttrChan";
 838   let ParserMatchClass = AttrChanMatchClass;
 839   let OperandType = "OPERAND_IMMEDIATE";
 840 }
 841
 842 def SendMsgMatchClass : AsmOperandClass {
 843   let Name = "SendMsg";
 844   let PredicateMethod = "isSendMsg";
 845   let ParserMethod = "parseSendMsgOp";
 846   let RenderMethod = "addImmOperands";
 847 }
 848
 849 def SwizzleMatchClass : AsmOperandClass {
 850   let Name = "Swizzle";
 851   let PredicateMethod = "isSwizzle";
 852   let ParserMethod = "parseSwizzleOp";
 853   let RenderMethod = "addImmOperands";
 854   let IsOptional = 1;
 855 }
 856
 857 def EndpgmMatchClass : AsmOperandClass {
 858   let Name = "EndpgmImm";
 859   let PredicateMethod = "isEndpgm";
 860   let ParserMethod = "parseEndpgmOp";
 861   let RenderMethod = "addImmOperands";
 862   let IsOptional = 1;
 863 }
 864
 865 def ExpTgtMatchClass : AsmOperandClass {
 866   let Name = "ExpTgt";
 867   let PredicateMethod = "isExpTgt";
 868   let ParserMethod = "parseExpTgt";
 869   let RenderMethod = "printExpTgt";
 870 }
 871
 872 def SendMsgImm : Operand<i32> {
 873   let PrintMethod = "printSendMsg";
 874   let ParserMatchClass = SendMsgMatchClass;
 875 }
 876
 877 def SwizzleImm : Operand<i16> {
 878   let PrintMethod = "printSwizzle";
 879   let ParserMatchClass = SwizzleMatchClass;
 880 }
 881
 882 def EndpgmImm : Operand<i16> {
 883   let PrintMethod = "printEndpgm";
 884   let ParserMatchClass = EndpgmMatchClass;
 885 }
 886
 887 def SWaitMatchClass : AsmOperandClass {
 888   let Name = "SWaitCnt";
 889   let RenderMethod = "addImmOperands";
 890   let ParserMethod = "parseSWaitCntOps";
 891 }
 892
 893 def VReg32OrOffClass : AsmOperandClass {
 894   let Name = "VReg32OrOff";
 895   let ParserMethod = "parseVReg32OrOff";
 896 }
 897
 898 def WAIT_FLAG : Operand <i32> {
 899   let ParserMatchClass = SWaitMatchClass;
 900   let PrintMethod = "printWaitFlag";
 901   let OperandType = "OPERAND_IMMEDIATE";
 902 }
 903
 904 include "SIInstrFormats.td"
 905 include "VIInstrFormats.td"
 906
 907 def BoolReg : AsmOperandClass {
 908   let Name = "BoolReg";
 909   let ParserMethod = "parseBoolReg";
 910   let RenderMethod = "addRegOperands";
 911 }
 912
 913 class BoolRC : RegisterOperand<SReg_1> {
 914   let ParserMatchClass = BoolReg;
 915   let DecoderMethod = "decodeBoolReg";
 916 }
 917
 918 def SSrc_i1 : RegisterOperand<SReg_1_XEXEC> {
 919   let ParserMatchClass = BoolReg;
 920   let DecoderMethod = "decodeBoolReg";
 921 }
 922
 923 def VOPDstS64orS32 : BoolRC {
 924   let PrintMethod = "printVOPDst";
 925 }
 926
 927 // SCSrc_i1 is the operand for pseudo instructions only.
 928 // Boolean immeadiates shall not be exposed to codegen instructions.
 929 def SCSrc_i1 : RegisterOperand<SReg_1_XEXEC> {
 930   let OperandNamespace = "AMDGPU";
 931   let OperandType = "OPERAND_REG_IMM_INT32";
 932   let ParserMatchClass = BoolReg;
 933   let DecoderMethod = "decodeBoolReg";
 934 }
 935
 936 // ===----------------------------------------------------------------------===//
 937 // ExpSrc* Special cases for exp src operands which are printed as
 938 // "off" depending on en operand.
 939 // ===----------------------------------------------------------------------===//
 940
 941 def ExpSrc0 : RegisterOperand<VGPR_32> {
 942   let PrintMethod = "printExpSrc0";
 943   let ParserMatchClass = VReg32OrOffClass;
 944 }
 945
 946 def ExpSrc1 : RegisterOperand<VGPR_32> {
 947   let PrintMethod = "printExpSrc1";
 948   let ParserMatchClass = VReg32OrOffClass;
 949 }
 950
 951 def ExpSrc2 : RegisterOperand<VGPR_32> {
 952   let PrintMethod = "printExpSrc2";
 953   let ParserMatchClass = VReg32OrOffClass;
 954 }
 955
 956 def ExpSrc3 : RegisterOperand<VGPR_32> {
 957   let PrintMethod = "printExpSrc3";
 958   let ParserMatchClass = VReg32OrOffClass;
 959 }
 960
 961 class SDWASrc<ValueType vt> : RegisterOperand<VS_32> {
 962   let OperandNamespace = "AMDGPU";
 963   string Type = !if(isFloatType<vt>.ret, "FP", "INT");
 964   let OperandType = "OPERAND_REG_INLINE_C_"#Type#vt.Size;
 965   let DecoderMethod = "decodeSDWASrc"#vt.Size;
 966   let EncoderMethod = "getSDWASrcEncoding";
 967 }
 968
 969 def SDWASrc_i32 : SDWASrc<i32>;
 970 def SDWASrc_i16 : SDWASrc<i16>;
 971 def SDWASrc_f32 : SDWASrc<f32>;
 972 def SDWASrc_f16 : SDWASrc<f16>;
 973
 974 def SDWAVopcDst : BoolRC {
 975   let OperandNamespace = "AMDGPU";
 976   let OperandType = "OPERAND_SDWA_VOPC_DST";
 977   let EncoderMethod = "getSDWAVopcDstEncoding";
 978   let DecoderMethod = "decodeSDWAVopcDst";
 979   let PrintMethod = "printVOPDst";
 980 }
 981
 982 class NamedMatchClass<string CName, bit Optional = 1> : AsmOperandClass {
 983   let Name = "Imm"#CName;
 984   let PredicateMethod = "is"#CName;
 985   let ParserMethod = !if(Optional, "parseOptionalOperand", "parse"#CName);
 986   let RenderMethod = "addImmOperands";
 987   let IsOptional = Optional;
 988   let DefaultMethod = !if(Optional, "default"#CName, ?);
 989 }
 990
 991 class NamedOperandBit<string Name, AsmOperandClass MatchClass> : Operand<i1> {
 992   let PrintMethod = "print"#Name;
 993   let ParserMatchClass = MatchClass;
 994 }
 995
 996 class NamedOperandU8<string Name, AsmOperandClass MatchClass> : Operand<i8> {
 997   let PrintMethod = "print"#Name;
 998   let ParserMatchClass = MatchClass;
 999 }
1000
1001 class NamedOperandU16<string Name, AsmOperandClass MatchClass> : Operand<i16> {
1002   let PrintMethod = "print"#Name;
1003   let ParserMatchClass = MatchClass;
1004 }
1005
1006 class NamedOperandU32<string Name, AsmOperandClass MatchClass> : Operand<i32> {
1007   let PrintMethod = "print"#Name;
1008   let ParserMatchClass = MatchClass;
1009 }
1010
1011 class NamedOperandU32Default0<string Name, AsmOperandClass MatchClass> :
1012   OperandWithDefaultOps<i32, (ops (i32 0))> {
1013   let PrintMethod = "print"#Name;
1014   let ParserMatchClass = MatchClass;
1015 }
1016
1017 let OperandType = "OPERAND_IMMEDIATE" in {
1018
1019 def offen : NamedOperandBit<"Offen", NamedMatchClass<"Offen">>;
1020 def idxen : NamedOperandBit<"Idxen", NamedMatchClass<"Idxen">>;
1021 def addr64 : NamedOperandBit<"Addr64", NamedMatchClass<"Addr64">>;
1022
1023 def flat_offset : NamedOperandU16<"FlatOffset", NamedMatchClass<"FlatOffset">>;
1024 def offset : NamedOperandU16<"Offset", NamedMatchClass<"Offset">>;
1025 def offset0 : NamedOperandU8<"Offset0", NamedMatchClass<"Offset0">>;
1026 def offset1 : NamedOperandU8<"Offset1", NamedMatchClass<"Offset1">>;
1027
1028 def gds : NamedOperandBit<"GDS", NamedMatchClass<"GDS">>;
1029
1030 def omod : NamedOperandU32<"OModSI", NamedMatchClass<"OModSI">>;
1031 def clampmod : NamedOperandBit<"ClampSI", NamedMatchClass<"ClampSI">>;
1032 def highmod : NamedOperandBit<"High", NamedMatchClass<"High">>;
1033
1034 def DLC : NamedOperandBit<"DLC", NamedMatchClass<"DLC">>;
1035 def GLC : NamedOperandBit<"GLC", NamedMatchClass<"GLC">>;
1036 def SLC : NamedOperandBit<"SLC", NamedMatchClass<"SLC">>;
1037 def TFE : NamedOperandBit<"TFE", NamedMatchClass<"TFE">>;
1038 def UNorm : NamedOperandBit<"UNorm", NamedMatchClass<"UNorm">>;
1039 def DA : NamedOperandBit<"DA", NamedMatchClass<"DA">>;
1040 def R128A16 : NamedOperandBit<"R128A16", NamedMatchClass<"R128A16">>;
1041 def D16 : NamedOperandBit<"D16", NamedMatchClass<"D16">>;
1042 def LWE : NamedOperandBit<"LWE", NamedMatchClass<"LWE">>;
1043 def exp_compr : NamedOperandBit<"ExpCompr", NamedMatchClass<"ExpCompr">>;
1044 def exp_vm : NamedOperandBit<"ExpVM", NamedMatchClass<"ExpVM">>;
1045
1046 def FORMAT : NamedOperandU8<"FORMAT", NamedMatchClass<"FORMAT">>;
1047
1048 def DMask : NamedOperandU16<"DMask", NamedMatchClass<"DMask">>;
1049 def Dim : NamedOperandU8<"Dim", NamedMatchClass<"Dim", 0>>;
1050
1051 def dpp8 : NamedOperandU32<"DPP8", NamedMatchClass<"DPP8", 0>>;
1052
1053 def dpp_ctrl : NamedOperandU32<"DPPCtrl", NamedMatchClass<"DPPCtrl", 0>>;
1054 def row_mask : NamedOperandU32<"RowMask", NamedMatchClass<"RowMask">>;
1055 def bank_mask : NamedOperandU32<"BankMask", NamedMatchClass<"BankMask">>;
1056 def bound_ctrl : NamedOperandBit<"BoundCtrl", NamedMatchClass<"BoundCtrl">>;
1057 def FI : NamedOperandU32<"FI", NamedMatchClass<"FI">>;
1058
1059 def dst_sel : NamedOperandU32<"SDWADstSel", NamedMatchClass<"SDWADstSel">>;
1060 def src0_sel : NamedOperandU32<"SDWASrc0Sel", NamedMatchClass<"SDWASrc0Sel">>;
1061 def src1_sel : NamedOperandU32<"SDWASrc1Sel", NamedMatchClass<"SDWASrc1Sel">>;
1062 def dst_unused : NamedOperandU32<"SDWADstUnused", NamedMatchClass<"SDWADstUnused">>;
1063
1064 def op_sel : NamedOperandU32Default0<"OpSel", NamedMatchClass<"OpSel">>;
1065 def op_sel_hi : NamedOperandU32Default0<"OpSelHi", NamedMatchClass<"OpSelHi">>;
1066 def neg_lo : NamedOperandU32Default0<"NegLo", NamedMatchClass<"NegLo">>;
1067 def neg_hi : NamedOperandU32Default0<"NegHi", NamedMatchClass<"NegHi">>;
1068
1069 def blgp : NamedOperandU32<"BLGP", NamedMatchClass<"BLGP">>;
1070 def cbsz : NamedOperandU32<"CBSZ", NamedMatchClass<"CBSZ">>;
1071 def abid : NamedOperandU32<"ABID", NamedMatchClass<"ABID">>;
1072
1073 def hwreg : NamedOperandU16<"Hwreg", NamedMatchClass<"Hwreg", 0>>;
1074
1075 def exp_tgt : NamedOperandU8<"ExpTgt", NamedMatchClass<"ExpTgt", 0>> {
1076
1077 }
1078
1079 } // End OperandType = "OPERAND_IMMEDIATE"
1080
1081 class KImmMatchClass<int size> : AsmOperandClass {
1082   let Name = "KImmFP"#size;
1083   let PredicateMethod = "isKImmFP"#size;
1084   let ParserMethod = "parseImm";
1085   let RenderMethod = "addKImmFP"#size#"Operands";
1086 }
1087
1088 class kimmOperand<ValueType vt> : Operand<vt> {
1089   let OperandNamespace = "AMDGPU";
1090   let OperandType = "OPERAND_KIMM"#vt.Size;
1091   let PrintMethod = "printU"#vt.Size#"ImmOperand";
1092   let ParserMatchClass = !cast<AsmOperandClass>("KImmFP"#vt.Size#"MatchClass");
1093 }
1094
1095 // 32-bit VALU immediate operand that uses the constant bus.
1096 def KImmFP32MatchClass : KImmMatchClass<32>;
1097 def f32kimm : kimmOperand<i32>;
1098
1099 // 32-bit VALU immediate operand with a 16-bit value that uses the
1100 // constant bus.
1101 def KImmFP16MatchClass : KImmMatchClass<16>;
1102 def f16kimm : kimmOperand<i16>;
1103
1104 class FPInputModsMatchClass <int opSize> : AsmOperandClass {
1105   let Name = "RegOrImmWithFP"#opSize#"InputMods";
1106   let ParserMethod = "parseRegOrImmWithFPInputMods";
1107   let PredicateMethod = "isRegOrImmWithFP"#opSize#"InputMods";
1108 }
1109
1110 def FP16InputModsMatchClass : FPInputModsMatchClass<16>;
1111 def FP32InputModsMatchClass : FPInputModsMatchClass<32>;
1112 def FP64InputModsMatchClass : FPInputModsMatchClass<64>;
1113
1114 class InputMods <AsmOperandClass matchClass> : Operand <i32> {
1115   let OperandNamespace = "AMDGPU";
1116   let OperandType = "OPERAND_INPUT_MODS";
1117   let ParserMatchClass = matchClass;
1118 }
1119
1120 class FPInputMods <FPInputModsMatchClass matchClass> : InputMods <matchClass> {
1121   let PrintMethod = "printOperandAndFPInputMods";
1122 }
1123
1124 def FP16InputMods : FPInputMods<FP16InputModsMatchClass>;
1125 def FP32InputMods : FPInputMods<FP32InputModsMatchClass>;
1126 def FP64InputMods : FPInputMods<FP64InputModsMatchClass>;
1127
1128 class IntInputModsMatchClass <int opSize> : AsmOperandClass {
1129   let Name = "RegOrImmWithInt"#opSize#"InputMods";
1130   let ParserMethod = "parseRegOrImmWithIntInputMods";
1131   let PredicateMethod = "isRegOrImmWithInt"#opSize#"InputMods";
1132 }
1133 def Int32InputModsMatchClass : IntInputModsMatchClass<32>;
1134 def Int64InputModsMatchClass : IntInputModsMatchClass<64>;
1135
1136 class IntInputMods <IntInputModsMatchClass matchClass> : InputMods <matchClass> {
1137   let PrintMethod = "printOperandAndIntInputMods";
1138 }
1139 def Int32InputMods : IntInputMods<Int32InputModsMatchClass>;
1140 def Int64InputMods : IntInputMods<Int64InputModsMatchClass>;
1141
1142 class OpSelModsMatchClass : AsmOperandClass {
1143   let Name = "OpSelMods";
1144   let ParserMethod = "parseRegOrImm";
1145   let PredicateMethod = "isRegOrImm";
1146 }
1147
1148 def IntOpSelModsMatchClass : OpSelModsMatchClass;
1149 def IntOpSelMods : InputMods<IntOpSelModsMatchClass>;
1150
1151 class FPSDWAInputModsMatchClass <int opSize> : AsmOperandClass {
1152   let Name = "SDWAWithFP"#opSize#"InputMods";
1153   let ParserMethod = "parseRegOrImmWithFPInputMods";
1154   let PredicateMethod = "isSDWAFP"#opSize#"Operand";
1155 }
1156
1157 def FP16SDWAInputModsMatchClass : FPSDWAInputModsMatchClass<16>;
1158 def FP32SDWAInputModsMatchClass : FPSDWAInputModsMatchClass<32>;
1159
1160 class FPSDWAInputMods <FPSDWAInputModsMatchClass matchClass> :
1161   InputMods <matchClass> {
1162   let PrintMethod = "printOperandAndFPInputMods";
1163 }
1164
1165 def FP16SDWAInputMods : FPSDWAInputMods<FP16SDWAInputModsMatchClass>;
1166 def FP32SDWAInputMods : FPSDWAInputMods<FP32SDWAInputModsMatchClass>;
1167
1168 def FPVRegInputModsMatchClass : AsmOperandClass {
1169   let Name = "VRegWithFPInputMods";
1170   let ParserMethod = "parseRegWithFPInputMods";
1171   let PredicateMethod = "isVReg32";
1172 }
1173
1174 def FPVRegInputMods : InputMods <FPVRegInputModsMatchClass> {
1175   let PrintMethod = "printOperandAndFPInputMods";
1176 }
1177
1178 class IntSDWAInputModsMatchClass <int opSize> : AsmOperandClass {
1179   let Name = "SDWAWithInt"#opSize#"InputMods";
1180   let ParserMethod = "parseRegOrImmWithIntInputMods";
1181   let PredicateMethod = "isSDWAInt"#opSize#"Operand";
1182 }
1183
1184 def Int16SDWAInputModsMatchClass : IntSDWAInputModsMatchClass<16>;
1185 def Int32SDWAInputModsMatchClass : IntSDWAInputModsMatchClass<32>;
1186
1187 class IntSDWAInputMods <IntSDWAInputModsMatchClass matchClass> :
1188   InputMods <matchClass> {
1189   let PrintMethod = "printOperandAndIntInputMods";
1190 }
1191
1192 def Int16SDWAInputMods : IntSDWAInputMods<Int16SDWAInputModsMatchClass>;
1193 def Int32SDWAInputMods : IntSDWAInputMods<Int32SDWAInputModsMatchClass>;
1194
1195 def IntVRegInputModsMatchClass : AsmOperandClass {
1196   let Name = "VRegWithIntInputMods";
1197   let ParserMethod = "parseRegWithIntInputMods";
1198   let PredicateMethod = "isVReg32";
1199 }
1200
1201 def IntVRegInputMods : InputMods <IntVRegInputModsMatchClass> {
1202   let PrintMethod = "printOperandAndIntInputMods";
1203 }
1204
1205 class PackedFPInputModsMatchClass <int opSize> : AsmOperandClass {
1206   let Name = "PackedFP"#opSize#"InputMods";
1207   let ParserMethod = "parseRegOrImm";
1208   let PredicateMethod = "isRegOrImm";
1209 //  let PredicateMethod = "isPackedFP"#opSize#"InputMods";
1210 }
1211
1212 class PackedIntInputModsMatchClass <int opSize> : AsmOperandClass {
1213   let Name = "PackedInt"#opSize#"InputMods";
1214   let ParserMethod = "parseRegOrImm";
1215   let PredicateMethod = "isRegOrImm";
1216 //  let PredicateMethod = "isPackedInt"#opSize#"InputMods";
1217 }
1218
1219 def PackedF16InputModsMatchClass : PackedFPInputModsMatchClass<16>;
1220 def PackedI16InputModsMatchClass : PackedIntInputModsMatchClass<16>;
1221
1222 class PackedFPInputMods <PackedFPInputModsMatchClass matchClass> : InputMods <matchClass> {
1223 //  let PrintMethod = "printPackedFPInputMods";
1224 }
1225
1226 class PackedIntInputMods <PackedIntInputModsMatchClass matchClass> : InputMods <matchClass> {
1227   //let PrintMethod = "printPackedIntInputMods";
1228 }
1229
1230 def PackedF16InputMods : PackedFPInputMods<PackedF16InputModsMatchClass>;
1231 def PackedI16InputMods : PackedIntInputMods<PackedI16InputModsMatchClass>;
1232
1233 //===----------------------------------------------------------------------===//
1234 // Complex patterns
1235 //===----------------------------------------------------------------------===//
1236
1237 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
1238 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
1239
1240 def MOVRELOffset : ComplexPattern<i32, 2, "SelectMOVRELOffset">;
1241
1242 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
1243 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
1244 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
1245 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
1246 def VOP3NoMods : ComplexPattern<untyped, 1, "SelectVOP3NoMods">;
1247 // VOP3Mods, but the input source is known to never be NaN.
1248 def VOP3Mods_nnan : ComplexPattern<fAny, 2, "SelectVOP3Mods_NNaN">;
1249 // VOP3Mods, but only allowed for f32 operands.
1250 def VOP3Mods_f32 : ComplexPattern<fAny, 2, "SelectVOP3Mods_f32">;
1251
1252 def VOP3OMods : ComplexPattern<untyped, 3, "SelectVOP3OMods">;
1253
1254 def VOP3PMods  : ComplexPattern<untyped, 2, "SelectVOP3PMods">;
1255 def VOP3PMods0 : ComplexPattern<untyped, 3, "SelectVOP3PMods0">;
1256
1257 def VOP3OpSel  : ComplexPattern<untyped, 2, "SelectVOP3OpSel">;
1258 def VOP3OpSel0 : ComplexPattern<untyped, 3, "SelectVOP3OpSel0">;
1259
1260 def VOP3OpSelMods  : ComplexPattern<untyped, 2, "SelectVOP3OpSelMods">;
1261 def VOP3OpSelMods0 : ComplexPattern<untyped, 3, "SelectVOP3OpSelMods0">;
1262
1263 def VOP3PMadMixMods  : ComplexPattern<untyped, 2, "SelectVOP3PMadMixMods">;
1264
1265
1266 def Hi16Elt  : ComplexPattern<untyped, 1, "SelectHi16Elt">;
1267
1268 //===----------------------------------------------------------------------===//
1269 // SI assembler operands
1270 //===----------------------------------------------------------------------===//
1271
1272 def SIOperand {
1273   int ZERO = 0x80;
1274   int VCC = 0x6A;
1275   int FLAT_SCR = 0x68;
1276 }
1277
1278 // This should be kept in sync with SISrcMods enum
1279 def SRCMODS {
1280   int NONE = 0;
1281   int NEG = 1;
1282   int ABS = 2;
1283   int NEG_ABS = 3;
1284
1285   int NEG_HI = ABS;
1286   int OP_SEL_0 = 4;
1287   int OP_SEL_1 = 8;
1288   int DST_OP_SEL = 8;
1289 }
1290
1291 def DSTCLAMP {
1292   int NONE = 0;
1293   int ENABLE = 1;
1294 }
1295
1296 def DSTOMOD {
1297   int NONE = 0;
1298 }
1299
1300 def TRAPID{
1301   int LLVM_TRAP = 2;
1302   int LLVM_DEBUG_TRAP = 3;
1303 }
1304
1305 def HWREG {
1306   int MODE = 1;
1307   int STATUS = 2;
1308   int TRAPSTS = 3;
1309   int HW_ID = 4;
1310   int GPR_ALLOC = 5;
1311   int LDS_ALLOC = 6;
1312   int IB_STS = 7;
1313   int MEM_BASES = 15;
1314   int TBA_LO = 16;
1315   int TBA_HI = 17;
1316   int TMA_LO = 18;
1317   int TMA_HI = 19;
1318   int FLAT_SCR_LO = 20;
1319   int FLAT_SCR_HI = 21;
1320   int XNACK_MASK = 22;
1321   int POPS_PACKER = 25;
1322 }
1323
1324 class getHwRegImm<int Reg, int Offset = 0, int Size = 32> {
1325   int ret = !or(Reg,
1326                 !or(!shl(Offset, 6),
1327                     !shl(!add(Size, -1), 11)));
1328 }
1329
1330 //===----------------------------------------------------------------------===//
1331 //
1332 // SI Instruction multiclass helpers.
1333 //
1334 // Instructions with _32 take 32-bit operands.
1335 // Instructions with _64 take 64-bit operands.
1336 //
1337 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
1338 // encoding is the standard encoding, but instruction that make use of
1339 // any of the instruction modifiers must use the 64-bit encoding.
1340 //
1341 // Instructions with _e32 use the 32-bit encoding.
1342 // Instructions with _e64 use the 64-bit encoding.
1343 //
1344 //===----------------------------------------------------------------------===//
1345
1346 class SIMCInstr <string pseudo, int subtarget> {
1347   string PseudoInstr = pseudo;
1348   int Subtarget = subtarget;
1349 }
1350
1351 //===----------------------------------------------------------------------===//
1352 // EXP classes
1353 //===----------------------------------------------------------------------===//
1354
1355 class EXP_Helper<bit done, SDPatternOperator node = null_frag> : EXPCommon<
1356   (outs),
1357   (ins exp_tgt:$tgt,
1358        ExpSrc0:$src0, ExpSrc1:$src1, ExpSrc2:$src2, ExpSrc3:$src3,
1359        exp_vm:$vm, exp_compr:$compr, i8imm:$en),
1360   "exp$tgt $src0, $src1, $src2, $src3"#!if(done, " done", "")#"$compr$vm",
1361   [(node (i8 timm:$tgt), (i8 timm:$en),
1362          f32:$src0, f32:$src1, f32:$src2, f32:$src3,
1363          (i1 timm:$compr), (i1 timm:$vm))]> {
1364   let AsmMatchConverter = "cvtExp";
1365 }
1366
1367 // Split EXP instruction into EXP and EXP_DONE so we can set
1368 // mayLoad for done=1.
1369 multiclass EXP_m<bit done, SDPatternOperator node> {
1370   let mayLoad = done, DisableWQM = 1 in {
1371     let isPseudo = 1, isCodeGenOnly = 1 in {
1372       def "" : EXP_Helper<done, node>,
1373                SIMCInstr <"exp"#!if(done, "_done", ""), SIEncodingFamily.NONE>;
1374     }
1375
1376     let done = done in {
1377       def _si : EXP_Helper<done>,
1378                 SIMCInstr <"exp"#!if(done, "_done", ""), SIEncodingFamily.SI>,
1379                 EXPe {
1380         let AssemblerPredicates = [isGFX6GFX7];
1381         let DecoderNamespace = "GFX6GFX7";
1382         let DisableDecoder = DisableSIDecoder;
1383       }
1384
1385       def _vi : EXP_Helper<done>,
1386                 SIMCInstr <"exp"#!if(done, "_done", ""), SIEncodingFamily.VI>,
1387                 EXPe_vi {
1388         let AssemblerPredicates = [isGFX8GFX9];
1389         let DecoderNamespace = "GFX8";
1390         let DisableDecoder = DisableVIDecoder;
1391       }
1392
1393       def _gfx10 : EXP_Helper<done>,
1394                 SIMCInstr <"exp"#!if(done, "_done", ""), SIEncodingFamily.GFX10>,
1395                 EXPe {
1396         let AssemblerPredicates = [isGFX10Plus];
1397         let DecoderNamespace = "GFX10";
1398         let DisableDecoder = DisableSIDecoder;
1399       }
1400     }
1401   }
1402 }
1403
1404 //===----------------------------------------------------------------------===//
1405 // Vector ALU classes
1406 //===----------------------------------------------------------------------===//
1407
1408 class getNumSrcArgs<ValueType Src0, ValueType Src1, ValueType Src2> {
1409   int ret =
1410     !if (!eq(Src0.Value, untyped.Value),      0,
1411       !if (!eq(Src1.Value, untyped.Value),    1,   // VOP1
1412          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
1413                                               3))); // VOP3
1414 }
1415
1416 // Returns the register class to use for the destination of VOP[123C]
1417 // instructions for the given VT.
1418 class getVALUDstForVT<ValueType VT> {
1419   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
1420                           !if(!eq(VT.Size, 128), VOPDstOperand<VReg_128>,
1421                             !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
1422                               !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
1423                               VOPDstS64orS32)))); // else VT == i1
1424 }
1425
1426 // Returns true if VT is floating point.
1427 class getIsFP<ValueType VT> {
1428   bit ret = !if(!eq(VT.Value, f16.Value), 1,
1429             !if(!eq(VT.Value, v2f16.Value), 1,
1430             !if(!eq(VT.Value, v4f16.Value), 1,
1431             !if(!eq(VT.Value, f32.Value), 1,
1432             !if(!eq(VT.Value, v2f32.Value), 1,
1433             !if(!eq(VT.Value, f64.Value), 1,
1434             !if(!eq(VT.Value, v2f64.Value), 1,
1435             0)))))));
1436 }
1437
1438 // Returns the register class to use for the destination of VOP[12C]
1439 // instructions with SDWA extension
1440 class getSDWADstForVT<ValueType VT> {
1441   RegisterOperand ret = !if(!eq(VT.Size, 1),
1442                             SDWAVopcDst, // VOPC
1443                             VOPDstOperand<VGPR_32>); // VOP1/2 32-bit dst
1444 }
1445
1446 // Returns the register class to use for source 0 of VOP[12C]
1447 // instructions for the given VT.
1448 class getVOPSrc0ForVT<ValueType VT> {
1449   bit isFP = getIsFP<VT>.ret;
1450
1451   RegisterOperand ret =
1452     !if(isFP,
1453       !if(!eq(VT.Size, 64),
1454          VSrc_f64,
1455          !if(!eq(VT.Value, f16.Value),
1456             VSrc_f16,
1457             !if(!eq(VT.Value, v2f16.Value),
1458                VSrc_v2f16,
1459                !if(!eq(VT.Value, v4f16.Value),
1460                  AVSrc_64,
1461                  VSrc_f32
1462                )
1463             )
1464          )
1465        ),
1466        !if(!eq(VT.Size, 64),
1467           VSrc_b64,
1468           !if(!eq(VT.Value, i16.Value),
1469              VSrc_b16,
1470              !if(!eq(VT.Value, v2i16.Value),
1471                 VSrc_v2b16,
1472                 VSrc_b32
1473              )
1474           )
1475        )
1476     );
1477 }
1478
1479 // Returns the vreg register class to use for source operand given VT
1480 class getVregSrcForVT<ValueType VT> {
1481   RegisterClass ret = !if(!eq(VT.Size, 128), VReg_128,
1482                         !if(!eq(VT.Size, 96), VReg_96,
1483                           !if(!eq(VT.Size, 64), VReg_64,
1484                             !if(!eq(VT.Size, 48), VReg_64,
1485                               VGPR_32))));
1486 }
1487
1488 class getSDWASrcForVT <ValueType VT> {
1489   bit isFP = getIsFP<VT>.ret;
1490   RegisterOperand retFlt = !if(!eq(VT.Size, 16), SDWASrc_f16, SDWASrc_f32);
1491   RegisterOperand retInt = !if(!eq(VT.Size, 16), SDWASrc_i16, SDWASrc_i32);
1492   RegisterOperand ret = !if(isFP, retFlt, retInt);
1493 }
1494
1495 // Returns the register class to use for sources of VOP3 instructions for the
1496 // given VT.
1497 class getVOP3SrcForVT<ValueType VT> {
1498   bit isFP = getIsFP<VT>.ret;
1499   RegisterOperand ret =
1500   !if(!eq(VT.Size, 128),
1501      VSrc_128,
1502      !if(!eq(VT.Size, 64),
1503         !if(isFP,
1504            VSrc_f64,
1505            VSrc_b64),
1506         !if(!eq(VT.Value, i1.Value),
1507            SSrc_i1,
1508            !if(isFP,
1509               !if(!eq(VT.Value, f16.Value),
1510                  VSrc_f16,
1511                  !if(!eq(VT.Value, v2f16.Value),
1512                     VSrc_v2f16,
1513                     !if(!eq(VT.Value, v4f16.Value),
1514                       AVSrc_64,
1515                       VSrc_f32
1516                     )
1517                  )
1518               ),
1519               !if(!eq(VT.Value, i16.Value),
1520                  VSrc_b16,
1521                  !if(!eq(VT.Value, v2i16.Value),
1522                     VSrc_v2b16,
1523                     VSrc_b32
1524                  )
1525               )
1526            )
1527         )
1528      )
1529   );
1530 }
1531
1532 // Float or packed int
1533 class isModifierType<ValueType SrcVT> {
1534   bit ret =
1535     !if(!eq(SrcVT.Value, f16.Value), 1,
1536     !if(!eq(SrcVT.Value, f32.Value), 1,
1537     !if(!eq(SrcVT.Value, f64.Value), 1,
1538     !if(!eq(SrcVT.Value, v2f16.Value), 1,
1539     !if(!eq(SrcVT.Value, v2i16.Value), 1,
1540     0)))));
1541 }
1542
1543 // Return type of input modifiers operand for specified input operand
1544 class getSrcMod <ValueType VT, bit EnableF32SrcMods> {
1545   bit isFP = getIsFP<VT>.ret;
1546   bit isPacked = isPackedType<VT>.ret;
1547   Operand ret =  !if(!eq(VT.Size, 64),
1548                      !if(isFP, FP64InputMods, Int64InputMods),
1549                        !if(isFP,
1550                          !if(!eq(VT.Value, f16.Value),
1551                             FP16InputMods,
1552                             FP32InputMods
1553                           ),
1554                          !if(EnableF32SrcMods, FP32InputMods, Int32InputMods))
1555                      );
1556 }
1557
1558 class getOpSelMod <ValueType VT> {
1559   Operand ret = !if(!eq(VT.Value, f16.Value), FP16InputMods, IntOpSelMods);
1560 }
1561
1562 // Return type of input modifiers operand specified input operand for DPP
1563 class getSrcModExt <ValueType VT> {
1564   bit isFP = getIsFP<VT>.ret;
1565   Operand ret = !if(isFP, FPVRegInputMods, IntVRegInputMods);
1566 }
1567
1568 // Return type of input modifiers operand specified input operand for SDWA
1569 class getSrcModSDWA <ValueType VT> {
1570   Operand ret = !if(!eq(VT.Value, f16.Value), FP16SDWAInputMods,
1571                 !if(!eq(VT.Value, f32.Value), FP32SDWAInputMods,
1572                 !if(!eq(VT.Value, i16.Value), Int16SDWAInputMods,
1573                 Int32SDWAInputMods)));
1574 }
1575
1576 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1577 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1578   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1579             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1580                                     (ins)));
1581 }
1582
1583 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1584 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1585                 RegisterOperand Src2RC, int NumSrcArgs,
1586                 bit HasIntClamp, bit HasModifiers, bit HasSrc2Mods, bit HasOMod,
1587                 Operand Src0Mod, Operand Src1Mod, Operand Src2Mod> {
1588
1589   dag ret =
1590     !if (!eq(NumSrcArgs, 0),
1591       // VOP1 without input operands (V_NOP, V_CLREXCP)
1592       (ins),
1593       /* else */
1594     !if (!eq(NumSrcArgs, 1),
1595       !if (!eq(HasModifiers, 1),
1596         // VOP1 with modifiers
1597         (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1598              clampmod:$clamp, omod:$omod)
1599       /* else */,
1600         // VOP1 without modifiers
1601         !if (!eq(HasIntClamp, 1),
1602           (ins Src0RC:$src0, clampmod:$clamp),
1603           (ins Src0RC:$src0))
1604       /* endif */ ),
1605     !if (!eq(NumSrcArgs, 2),
1606       !if (!eq(HasModifiers, 1),
1607         // VOP 2 with modifiers
1608         !if( !eq(HasOMod, 1),
1609           (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1610                Src1Mod:$src1_modifiers, Src1RC:$src1,
1611                clampmod:$clamp, omod:$omod),
1612            (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1613                Src1Mod:$src1_modifiers, Src1RC:$src1,
1614                clampmod:$clamp))
1615       /* else */,
1616         // VOP2 without modifiers
1617         !if (!eq(HasIntClamp, 1),
1618           (ins Src0RC:$src0, Src1RC:$src1, clampmod:$clamp),
1619           (ins Src0RC:$src0, Src1RC:$src1))
1620
1621       /* endif */ )
1622     /* NumSrcArgs == 3 */,
1623       !if (!eq(HasModifiers, 1),
1624         !if (!eq(HasSrc2Mods, 1),
1625           // VOP3 with modifiers
1626           !if (!eq(HasOMod, 1),
1627             (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1628                  Src1Mod:$src1_modifiers, Src1RC:$src1,
1629                  Src2Mod:$src2_modifiers, Src2RC:$src2,
1630                  clampmod:$clamp, omod:$omod),
1631             !if (!eq(HasIntClamp, 1),
1632               (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1633                    Src1Mod:$src1_modifiers, Src1RC:$src1,
1634                    Src2Mod:$src2_modifiers, Src2RC:$src2,
1635                    clampmod:$clamp),
1636               (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1637                    Src1Mod:$src1_modifiers, Src1RC:$src1,
1638                    Src2Mod:$src2_modifiers, Src2RC:$src2))),
1639           // VOP3 with modifiers except src2
1640           !if (!eq(HasOMod, 1),
1641             (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1642                  Src1Mod:$src1_modifiers, Src1RC:$src1,
1643                  Src2RC:$src2, clampmod:$clamp, omod:$omod),
1644             !if (!eq(HasIntClamp, 1),
1645               (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1646                    Src1Mod:$src1_modifiers, Src1RC:$src1,
1647                    Src2RC:$src2, clampmod:$clamp),
1648               (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1649                    Src1Mod:$src1_modifiers, Src1RC:$src1,
1650                    Src2RC:$src2))))
1651       /* else */,
1652         // VOP3 without modifiers
1653         !if (!eq(HasIntClamp, 1),
1654           (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2, clampmod:$clamp),
1655           (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2))
1656       /* endif */ ))));
1657 }
1658
1659 /// XXX - src1 may only allow VGPRs?
1660
1661 // The modifiers (except clamp) are dummy operands for the benefit of
1662 // printing and parsing. They defer their values to looking at the
1663 // srcN_modifiers for what to print.
1664 class getInsVOP3P <RegisterOperand Src0RC, RegisterOperand Src1RC,
1665                    RegisterOperand Src2RC, int NumSrcArgs,
1666                    bit HasClamp,
1667                    Operand Src0Mod, Operand Src1Mod, Operand Src2Mod> {
1668   dag ret = !if (!eq(NumSrcArgs, 2),
1669     !if (HasClamp,
1670       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1671            Src1Mod:$src1_modifiers, Src1RC:$src1,
1672            clampmod:$clamp,
1673            op_sel:$op_sel, op_sel_hi:$op_sel_hi,
1674            neg_lo:$neg_lo, neg_hi:$neg_hi),
1675       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1676            Src1Mod:$src1_modifiers, Src1RC:$src1,
1677            op_sel:$op_sel, op_sel_hi:$op_sel_hi,
1678            neg_lo:$neg_lo, neg_hi:$neg_hi)),
1679     // else NumSrcArgs == 3
1680     !if (HasClamp,
1681       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1682            Src1Mod:$src1_modifiers, Src1RC:$src1,
1683            Src2Mod:$src2_modifiers, Src2RC:$src2,
1684            clampmod:$clamp,
1685            op_sel:$op_sel, op_sel_hi:$op_sel_hi,
1686            neg_lo:$neg_lo, neg_hi:$neg_hi),
1687       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1688            Src1Mod:$src1_modifiers, Src1RC:$src1,
1689            Src2Mod:$src2_modifiers, Src2RC:$src2,
1690            op_sel:$op_sel, op_sel_hi:$op_sel_hi,
1691            neg_lo:$neg_lo, neg_hi:$neg_hi))
1692   );
1693 }
1694
1695 class getInsVOP3OpSel <RegisterOperand Src0RC,
1696                        RegisterOperand Src1RC,
1697                        RegisterOperand Src2RC,
1698                        int NumSrcArgs,
1699                        bit HasClamp,
1700                        Operand Src0Mod,
1701                        Operand Src1Mod,
1702                        Operand Src2Mod> {
1703   dag ret = !if (!eq(NumSrcArgs, 2),
1704     !if (HasClamp,
1705       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1706            Src1Mod:$src1_modifiers, Src1RC:$src1,
1707            clampmod:$clamp,
1708            op_sel:$op_sel),
1709       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1710            Src1Mod:$src1_modifiers, Src1RC:$src1,
1711            op_sel:$op_sel)),
1712     // else NumSrcArgs == 3
1713     !if (HasClamp,
1714       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1715            Src1Mod:$src1_modifiers, Src1RC:$src1,
1716            Src2Mod:$src2_modifiers, Src2RC:$src2,
1717            clampmod:$clamp,
1718            op_sel:$op_sel),
1719       (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1720            Src1Mod:$src1_modifiers, Src1RC:$src1,
1721            Src2Mod:$src2_modifiers, Src2RC:$src2,
1722            op_sel:$op_sel))
1723   );
1724 }
1725
1726 class getInsDPP <RegisterOperand DstRC, RegisterClass Src0RC, RegisterClass Src1RC,
1727                  int NumSrcArgs, bit HasModifiers,
1728                  Operand Src0Mod, Operand Src1Mod> {
1729
1730   dag ret = !if (!eq(NumSrcArgs, 0),
1731                 // VOP1 without input operands (V_NOP)
1732                 (ins dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
1733                      bank_mask:$bank_mask, bound_ctrl:$bound_ctrl),
1734             !if (!eq(NumSrcArgs, 1),
1735               !if (!eq(HasModifiers, 1),
1736                 // VOP1_DPP with modifiers
1737                 (ins DstRC:$old, Src0Mod:$src0_modifiers,
1738                      Src0RC:$src0, dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
1739                      bank_mask:$bank_mask, bound_ctrl:$bound_ctrl)
1740               /* else */,
1741                 // VOP1_DPP without modifiers
1742                 (ins DstRC:$old, Src0RC:$src0,
1743                      dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
1744                      bank_mask:$bank_mask, bound_ctrl:$bound_ctrl)
1745               /* endif */)
1746               /* NumSrcArgs == 2 */,
1747               !if (!eq(HasModifiers, 1),
1748                 // VOP2_DPP with modifiers
1749                 (ins DstRC:$old,
1750                      Src0Mod:$src0_modifiers, Src0RC:$src0,
1751                      Src1Mod:$src1_modifiers, Src1RC:$src1,
1752                      dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
1753                      bank_mask:$bank_mask, bound_ctrl:$bound_ctrl)
1754               /* else */,
1755                 // VOP2_DPP without modifiers
1756                 (ins DstRC:$old,
1757                      Src0RC:$src0, Src1RC:$src1, dpp_ctrl:$dpp_ctrl,
1758                      row_mask:$row_mask, bank_mask:$bank_mask,
1759                      bound_ctrl:$bound_ctrl)
1760              /* endif */)));
1761 }
1762
1763 class getInsDPP16 <RegisterOperand DstRC, RegisterClass Src0RC, RegisterClass Src1RC,
1764                    int NumSrcArgs, bit HasModifiers,
1765                    Operand Src0Mod, Operand Src1Mod> {
1766   dag ret = !con(getInsDPP<DstRC, Src0RC, Src1RC, NumSrcArgs,
1767                            HasModifiers, Src0Mod, Src1Mod>.ret,
1768                  (ins FI:$fi));
1769 }
1770
1771 class getInsDPP8 <RegisterOperand DstRC, RegisterClass Src0RC, RegisterClass Src1RC,
1772                  int NumSrcArgs, bit HasModifiers,
1773                  Operand Src0Mod, Operand Src1Mod> {
1774   dag ret = !if (!eq(NumSrcArgs, 0),
1775                 // VOP1 without input operands (V_NOP)
1776                 (ins dpp8:$dpp8, FI:$fi),
1777             !if (!eq(NumSrcArgs, 1),
1778               !if (!eq(HasModifiers, 1),
1779                 // VOP1_DPP with modifiers
1780                 (ins DstRC:$old, Src0Mod:$src0_modifiers,
1781                      Src0RC:$src0, dpp8:$dpp8, FI:$fi)
1782               /* else */,
1783                 // VOP1_DPP without modifiers
1784                 (ins DstRC:$old, Src0RC:$src0, dpp8:$dpp8, FI:$fi)
1785               /* endif */)
1786               /* NumSrcArgs == 2 */,
1787               !if (!eq(HasModifiers, 1),
1788                 // VOP2_DPP with modifiers
1789                 (ins DstRC:$old,
1790                      Src0Mod:$src0_modifiers, Src0RC:$src0,
1791                      Src1Mod:$src1_modifiers, Src1RC:$src1,
1792                      dpp8:$dpp8, FI:$fi)
1793               /* else */,
1794                 // VOP2_DPP without modifiers
1795                 (ins DstRC:$old,
1796                      Src0RC:$src0, Src1RC:$src1, dpp8:$dpp8, FI:$fi)
1797              /* endif */)));
1798 }
1799
1800
1801 // Ins for SDWA
1802 class getInsSDWA <RegisterOperand Src0RC, RegisterOperand Src1RC, int NumSrcArgs,
1803                   bit HasSDWAOMod, Operand Src0Mod, Operand Src1Mod,
1804                   ValueType DstVT> {
1805
1806   dag ret = !if(!eq(NumSrcArgs, 0),
1807                // VOP1 without input operands (V_NOP)
1808                (ins),
1809             !if(!eq(NumSrcArgs, 1),
1810                // VOP1
1811                !if(!eq(HasSDWAOMod, 0),
1812                   // VOP1_SDWA without omod
1813                   (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1814                        clampmod:$clamp,
1815                        dst_sel:$dst_sel, dst_unused:$dst_unused,
1816                        src0_sel:$src0_sel),
1817                   // VOP1_SDWA with omod
1818                   (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1819                        clampmod:$clamp, omod:$omod,
1820                        dst_sel:$dst_sel, dst_unused:$dst_unused,
1821                        src0_sel:$src0_sel)),
1822             !if(!eq(NumSrcArgs, 2),
1823                !if(!eq(DstVT.Size, 1),
1824                   // VOPC_SDWA
1825                   (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1826                        Src1Mod:$src1_modifiers, Src1RC:$src1,
1827                        clampmod:$clamp, src0_sel:$src0_sel, src1_sel:$src1_sel),
1828                   // VOP2_SDWA
1829                   !if(!eq(HasSDWAOMod, 0),
1830                      // VOP2_SDWA without omod
1831                      (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1832                           Src1Mod:$src1_modifiers, Src1RC:$src1,
1833                           clampmod:$clamp,
1834                           dst_sel:$dst_sel, dst_unused:$dst_unused,
1835                           src0_sel:$src0_sel, src1_sel:$src1_sel),
1836                      // VOP2_SDWA with omod
1837                      (ins Src0Mod:$src0_modifiers, Src0RC:$src0,
1838                           Src1Mod:$src1_modifiers, Src1RC:$src1,
1839                           clampmod:$clamp, omod:$omod,
1840                           dst_sel:$dst_sel, dst_unused:$dst_unused,
1841                           src0_sel:$src0_sel, src1_sel:$src1_sel))),
1842             (ins)/* endif */)));
1843 }
1844
1845 // Outs for DPP and SDWA
1846 class getOutsExt <bit HasDst, ValueType DstVT, RegisterOperand DstRCExt> {
1847   dag ret = !if(HasDst,
1848                 !if(!eq(DstVT.Size, 1),
1849                     (outs), // no dst for VOPC, we use "vcc"-token as dst in SDWA VOPC instructions
1850                     (outs DstRCExt:$vdst)),
1851                 (outs)); // V_NOP
1852 }
1853
1854 // Outs for SDWA
1855 class getOutsSDWA <bit HasDst, ValueType DstVT, RegisterOperand DstRCSDWA> {
1856   dag ret = !if(HasDst,
1857                 !if(!eq(DstVT.Size, 1),
1858                     (outs DstRCSDWA:$sdst),
1859                     (outs DstRCSDWA:$vdst)),
1860                 (outs)); // V_NOP
1861 }
1862
1863 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1864 // instruction.  This does not add the _e32 suffix, so it can be reused
1865 // by getAsm64.
1866 class getAsm32 <bit HasDst, int NumSrcArgs, ValueType DstVT = i32> {
1867   string dst = !if(!eq(DstVT.Size, 1), "$sdst", "$vdst"); // use $sdst for VOPC
1868   string src0 = ", $src0";
1869   string src1 = ", $src1";
1870   string src2 = ", $src2";
1871   string ret = !if(HasDst, dst, "") #
1872                !if(!eq(NumSrcArgs, 1), src0, "") #
1873                !if(!eq(NumSrcArgs, 2), src0#src1, "") #
1874                !if(!eq(NumSrcArgs, 3), src0#src1#src2, "");
1875 }
1876
1877 // Returns the assembly string for the inputs and outputs of a VOP3
1878 // instruction.
1879 class getAsm64 <bit HasDst, int NumSrcArgs, bit HasIntClamp, bit HasModifiers,
1880                 bit HasOMod, ValueType DstVT = i32> {
1881   string dst = !if(!eq(DstVT.Size, 1), "$sdst", "$vdst"); // use $sdst for VOPC
1882   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1883   string src1 = !if(!eq(NumSrcArgs, 1), "",
1884                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1885                                            " $src1_modifiers,"));
1886   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1887   string iclamp = !if(HasIntClamp, "$clamp", "");
1888   string ret =
1889   !if(!eq(HasModifiers, 0),
1890       getAsm32<HasDst, NumSrcArgs, DstVT>.ret # iclamp,
1891       dst#", "#src0#src1#src2#"$clamp"#!if(HasOMod, "$omod", ""));
1892 }
1893
1894 // Returns the assembly string for the inputs and outputs of a VOP3P
1895 // instruction.
1896 class getAsmVOP3P <bit HasDst, int NumSrcArgs, bit HasModifiers,
1897                    bit HasClamp, ValueType DstVT = i32> {
1898   string dst = " $vdst";
1899   string src0 = !if(!eq(NumSrcArgs, 1), "$src0", "$src0,");
1900   string src1 = !if(!eq(NumSrcArgs, 1), "",
1901                    !if(!eq(NumSrcArgs, 2), " $src1",
1902                                            " $src1,"));
1903   string src2 = !if(!eq(NumSrcArgs, 3), " $src2", "");
1904
1905   string mods = !if(HasModifiers, "$neg_lo$neg_hi", "");
1906   string clamp = !if(HasClamp, "$clamp", "");
1907
1908   // Each modifier is printed as an array of bits for each operand, so
1909   // all operands are printed as part of src0_modifiers.
1910   string ret = dst#", "#src0#src1#src2#"$op_sel$op_sel_hi"#mods#clamp;
1911 }
1912
1913 class getAsmVOP3OpSel <int NumSrcArgs,
1914                        bit HasClamp,
1915                        bit Src0HasMods,
1916                        bit Src1HasMods,
1917                        bit Src2HasMods> {
1918   string dst = " $vdst";
1919
1920   string isrc0 = !if(!eq(NumSrcArgs, 1), "$src0", "$src0,");
1921   string isrc1 = !if(!eq(NumSrcArgs, 1), "",
1922                      !if(!eq(NumSrcArgs, 2), " $src1",
1923                                              " $src1,"));
1924   string isrc2 = !if(!eq(NumSrcArgs, 3), " $src2", "");
1925
1926   string fsrc0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1927   string fsrc1 = !if(!eq(NumSrcArgs, 1), "",
1928                      !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1929                                              " $src1_modifiers,"));
1930   string fsrc2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1931
1932   string src0 = !if(Src0HasMods, fsrc0, isrc0);
1933   string src1 = !if(Src1HasMods, fsrc1, isrc1);
1934   string src2 = !if(Src2HasMods, fsrc2, isrc2);
1935
1936   string clamp = !if(HasClamp, "$clamp", "");
1937
1938   string ret = dst#", "#src0#src1#src2#"$op_sel"#clamp;
1939 }
1940
1941 class getAsmDPP <bit HasDst, int NumSrcArgs, bit HasModifiers, ValueType DstVT = i32> {
1942   string dst = !if(HasDst,
1943                    !if(!eq(DstVT.Size, 1),
1944                        "$sdst",
1945                        "$vdst"),
1946                     ""); // use $sdst for VOPC
1947   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1948   string src1 = !if(!eq(NumSrcArgs, 1), "",
1949                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1950                                            " $src1_modifiers,"));
1951   string args = !if(!eq(HasModifiers, 0),
1952                      getAsm32<0, NumSrcArgs, DstVT>.ret,
1953                      ", "#src0#src1);
1954   string ret = dst#args#" $dpp_ctrl$row_mask$bank_mask$bound_ctrl";
1955 }
1956
1957 class getAsmDPP16 <bit HasDst, int NumSrcArgs, bit HasModifiers, ValueType DstVT = i32> {
1958   string ret = getAsmDPP<HasDst, NumSrcArgs, HasModifiers, DstVT>.ret#"$fi";
1959 }
1960
1961 class getAsmDPP8 <bit HasDst, int NumSrcArgs, bit HasModifiers, ValueType DstVT = i32> {
1962   string dst = !if(HasDst,
1963                    !if(!eq(DstVT.Size, 1),
1964                        "$sdst",
1965                        "$vdst"),
1966                     ""); // use $sdst for VOPC
1967   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1968   string src1 = !if(!eq(NumSrcArgs, 1), "",
1969                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1970                                            " $src1_modifiers,"));
1971   string args = !if(!eq(HasModifiers, 0),
1972                      getAsm32<0, NumSrcArgs, DstVT>.ret,
1973                      ", "#src0#src1);
1974   string ret = dst#args#"$dpp8$fi";
1975 }
1976
1977 class getAsmSDWA <bit HasDst, int NumSrcArgs, ValueType DstVT = i32> {
1978   string dst = !if(HasDst,
1979                    !if(!eq(DstVT.Size, 1),
1980                        " vcc", // use vcc token as dst for VOPC instructioins
1981                        "$vdst"),
1982                     "");
1983   string src0 = "$src0_modifiers";
1984   string src1 = "$src1_modifiers";
1985   string args = !if(!eq(NumSrcArgs, 0),
1986                     "",
1987                     !if(!eq(NumSrcArgs, 1),
1988                         ", "#src0#"$clamp",
1989                         ", "#src0#", "#src1#"$clamp"
1990                      )
1991                 );
1992   string sdwa = !if(!eq(NumSrcArgs, 0),
1993                     "",
1994                     !if(!eq(NumSrcArgs, 1),
1995                         " $dst_sel $dst_unused $src0_sel",
1996                         !if(!eq(DstVT.Size, 1),
1997                             " $src0_sel $src1_sel", // No dst_sel and dst_unused for VOPC
1998                             " $dst_sel $dst_unused $src0_sel $src1_sel"
1999                         )
2000                     )
2001                 );
2002   string ret = dst#args#sdwa;
2003 }
2004
2005 class getAsmSDWA9 <bit HasDst, bit HasOMod, int NumSrcArgs,
2006                    ValueType DstVT = i32> {
2007   string dst = !if(HasDst,
2008                    !if(!eq(DstVT.Size, 1),
2009                        "$sdst", // VOPC
2010                        "$vdst"), // VOP1/2
2011                     "");
2012   string src0 = "$src0_modifiers";
2013   string src1 = "$src1_modifiers";
2014   string out_mods = !if(!eq(HasOMod, 0), "$clamp", "$clamp$omod");
2015   string args = !if(!eq(NumSrcArgs, 0), "",
2016                     !if(!eq(NumSrcArgs, 1),
2017                         ", "#src0,
2018                         ", "#src0#", "#src1
2019                      )
2020                 );
2021   string sdwa = !if(!eq(NumSrcArgs, 0), "",
2022                     !if(!eq(NumSrcArgs, 1),
2023                         out_mods#" $dst_sel $dst_unused $src0_sel",
2024                         !if(!eq(DstVT.Size, 1),
2025                             " $src0_sel $src1_sel", // No dst_sel, dst_unused and output modifiers for VOPC
2026                             out_mods#" $dst_sel $dst_unused $src0_sel $src1_sel"
2027                         )
2028                     )
2029                 );
2030   string ret = dst#args#sdwa;
2031 }
2032
2033
2034 // Function that checks if instruction supports DPP and SDWA
2035 class getHasExt <int NumSrcArgs, ValueType DstVT = i32, ValueType Src0VT = i32,
2036                  ValueType Src1VT = i32> {
2037   bit ret = !if(!eq(NumSrcArgs, 3),
2038                 0, // NumSrcArgs == 3 - No DPP or SDWA for VOP3
2039                 !if(!eq(DstVT.Size, 64),
2040                     0, // 64-bit dst - No DPP or SDWA for 64-bit operands
2041                     !if(!eq(Src0VT.Size, 64),
2042                         0, // 64-bit src0
2043                         !if(!eq(Src1VT.Size, 64),
2044                             0, // 64-bit src2
2045                             1
2046                         )
2047                     )
2048                 )
2049             );
2050 }
2051
2052 class getHasDPP <int NumSrcArgs, ValueType DstVT = i32, ValueType Src0VT = i32,
2053                  ValueType Src1VT = i32> {
2054   bit ret = !if(!eq(NumSrcArgs, 0), 0,
2055                 getHasExt<NumSrcArgs, DstVT, Src0VT, Src1VT>.ret);
2056 }
2057
2058 class BitOr<bit a, bit b> {
2059   bit ret = !if(a, 1, !if(b, 1, 0));
2060 }
2061
2062 class BitAnd<bit a, bit b> {
2063   bit ret = !if(a, !if(b, 1, 0), 0);
2064 }
2065
2066 def PatGenMode {
2067   int NoPattern = 0;
2068   int Pattern   = 1;
2069 }
2070
2071 class VOPProfile <list<ValueType> _ArgVT, bit _EnableF32SrcMods = 0,
2072                   bit _EnableClamp = 0> {
2073
2074   field list<ValueType> ArgVT = _ArgVT;
2075   field bit EnableF32SrcMods = _EnableF32SrcMods;
2076   field bit EnableClamp = _EnableClamp;
2077
2078   field ValueType DstVT = ArgVT[0];
2079   field ValueType Src0VT = ArgVT[1];
2080   field ValueType Src1VT = ArgVT[2];
2081   field ValueType Src2VT = ArgVT[3];
2082   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
2083   field RegisterOperand DstRCDPP = getVALUDstForVT<DstVT>.ret;
2084   field RegisterOperand DstRCSDWA = getSDWADstForVT<DstVT>.ret;
2085   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
2086   field RegisterClass Src1RC32 = getVregSrcForVT<Src1VT>.ret;
2087   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
2088   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
2089   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
2090   field RegisterClass Src0DPP = getVregSrcForVT<Src0VT>.ret;
2091   field RegisterClass Src1DPP = getVregSrcForVT<Src1VT>.ret;
2092   field RegisterOperand Src0SDWA = getSDWASrcForVT<Src0VT>.ret;
2093   field RegisterOperand Src1SDWA = getSDWASrcForVT<Src0VT>.ret;
2094   field Operand Src0Mod = getSrcMod<Src0VT, EnableF32SrcMods>.ret;
2095   field Operand Src1Mod = getSrcMod<Src1VT, EnableF32SrcMods>.ret;
2096   field Operand Src2Mod = getSrcMod<Src2VT, EnableF32SrcMods>.ret;
2097   field Operand Src0ModDPP = getSrcModExt<Src0VT>.ret;
2098   field Operand Src1ModDPP = getSrcModExt<Src1VT>.ret;
2099   field Operand Src0ModSDWA = getSrcModSDWA<Src0VT>.ret;
2100   field Operand Src1ModSDWA = getSrcModSDWA<Src1VT>.ret;
2101
2102
2103   field bit HasDst = !if(!eq(DstVT.Value, untyped.Value), 0, 1);
2104   field bit HasDst32 = HasDst;
2105   field bit EmitDst = HasDst; // force dst encoding, see v_movreld_b32 special case
2106   field int NumSrcArgs = getNumSrcArgs<Src0VT, Src1VT, Src2VT>.ret;
2107   field bit HasSrc0 = !if(!eq(Src0VT.Value, untyped.Value), 0, 1);
2108   field bit HasSrc1 = !if(!eq(Src1VT.Value, untyped.Value), 0, 1);
2109   field bit HasSrc2 = !if(!eq(Src2VT.Value, untyped.Value), 0, 1);
2110
2111   // TODO: Modifiers logic is somewhat adhoc here, to be refined later
2112   // HasModifiers affects the normal and DPP encodings. We take note of EnableF32SrcMods, which
2113   // enables modifiers for i32 type.
2114   field bit HasModifiers = BitOr<isModifierType<Src0VT>.ret, EnableF32SrcMods>.ret;
2115
2116   // HasSrc*FloatMods affects the SDWA encoding. We ignore EnableF32SrcMods.
2117   field bit HasSrc0FloatMods = isFloatType<Src0VT>.ret;
2118   field bit HasSrc1FloatMods = isFloatType<Src1VT>.ret;
2119   field bit HasSrc2FloatMods = isFloatType<Src2VT>.ret;
2120
2121   // HasSrc*IntMods affects the SDWA encoding. We ignore EnableF32SrcMods.
2122   field bit HasSrc0IntMods = isIntType<Src0VT>.ret;
2123   field bit HasSrc1IntMods = isIntType<Src1VT>.ret;
2124   field bit HasSrc2IntMods = isIntType<Src2VT>.ret;
2125
2126   field bit HasSrc0Mods = HasModifiers;
2127   field bit HasSrc1Mods = !if(HasModifiers, BitOr<HasSrc1FloatMods, HasSrc1IntMods>.ret, 0);
2128   field bit HasSrc2Mods = !if(HasModifiers, BitOr<HasSrc2FloatMods, HasSrc2IntMods>.ret, 0);
2129
2130   field bit HasClamp = BitOr<isModifierType<Src0VT>.ret, EnableClamp>.ret;
2131   field bit HasSDWAClamp = EmitDst;
2132   field bit HasFPClamp = BitAnd<isFloatType<DstVT>.ret, HasClamp>.ret;
2133   field bit HasIntClamp = !if(isFloatType<DstVT>.ret, 0, HasClamp);
2134   field bit HasClampLo = HasClamp;
2135   field bit HasClampHi = BitAnd<isPackedType<DstVT>.ret, HasClamp>.ret;
2136   field bit HasHigh = 0;
2137
2138   field bit IsPacked = isPackedType<Src0VT>.ret;
2139   field bit HasOpSel = IsPacked;
2140   field bit HasOMod = !if(HasOpSel, 0, isFloatType<DstVT>.ret);
2141   field bit HasSDWAOMod = isFloatType<DstVT>.ret;
2142
2143   field bit HasExt = getHasExt<NumSrcArgs, DstVT, Src0VT, Src1VT>.ret;
2144   field bit HasExtDPP = getHasDPP<NumSrcArgs, DstVT, Src0VT, Src1VT>.ret;
2145   field bit HasExtSDWA = HasExt;
2146   field bit HasExtSDWA9 = HasExt;
2147   field int NeedPatGen = PatGenMode.NoPattern;
2148
2149   field bit IsMAI = 0;
2150   field bit IsDOT = 0;
2151
2152   field Operand Src0PackedMod = !if(HasSrc0FloatMods, PackedF16InputMods, PackedI16InputMods);
2153   field Operand Src1PackedMod = !if(HasSrc1FloatMods, PackedF16InputMods, PackedI16InputMods);
2154   field Operand Src2PackedMod = !if(HasSrc2FloatMods, PackedF16InputMods, PackedI16InputMods);
2155
2156   field dag Outs = !if(HasDst,(outs DstRC:$vdst),(outs));
2157
2158   // VOP3b instructions are a special case with a second explicit
2159   // output. This is manually overridden for them.
2160   field dag Outs32 = Outs;
2161   field dag Outs64 = Outs;
2162   field dag OutsDPP = getOutsExt<HasDst, DstVT, DstRCDPP>.ret;
2163   field dag OutsDPP8 = getOutsExt<HasDst, DstVT, DstRCDPP>.ret;
2164   field dag OutsSDWA = getOutsSDWA<HasDst, DstVT, DstRCSDWA>.ret;
2165
2166   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
2167   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
2168                              HasIntClamp, HasModifiers, HasSrc2Mods,
2169                              HasOMod, Src0Mod, Src1Mod, Src2Mod>.ret;
2170   field dag InsVOP3P = getInsVOP3P<Src0RC64, Src1RC64, Src2RC64,
2171                                    NumSrcArgs, HasClamp,
2172                                    Src0PackedMod, Src1PackedMod, Src2PackedMod>.ret;
2173   field dag InsVOP3OpSel = getInsVOP3OpSel<Src0RC64, Src1RC64, Src2RC64,
2174                                            NumSrcArgs,
2175                                            HasClamp,
2176                                            getOpSelMod<Src0VT>.ret,
2177                                            getOpSelMod<Src1VT>.ret,
2178                                            getOpSelMod<Src2VT>.ret>.ret;
2179   field dag InsDPP = !if(HasExtDPP,
2180                          getInsDPP<DstRCDPP, Src0DPP, Src1DPP, NumSrcArgs,
2181                                    HasModifiers, Src0ModDPP, Src1ModDPP>.ret,
2182                          (ins));
2183   field dag InsDPP16 = getInsDPP16<DstRCDPP, Src0DPP, Src1DPP, NumSrcArgs,
2184                                    HasModifiers, Src0ModDPP, Src1ModDPP>.ret;
2185   field dag InsDPP8 = getInsDPP8<DstRCDPP, Src0DPP, Src1DPP, NumSrcArgs, 0,
2186                                  Src0ModDPP, Src1ModDPP>.ret;
2187   field dag InsSDWA = getInsSDWA<Src0SDWA, Src1SDWA, NumSrcArgs,
2188                                  HasSDWAOMod, Src0ModSDWA, Src1ModSDWA,
2189                                  DstVT>.ret;
2190
2191
2192   field string Asm32 = getAsm32<HasDst, NumSrcArgs, DstVT>.ret;
2193   field string Asm64 = getAsm64<HasDst, NumSrcArgs, HasIntClamp, HasModifiers, HasOMod, DstVT>.ret;
2194   field string AsmVOP3P = getAsmVOP3P<HasDst, NumSrcArgs, HasModifiers, HasClamp, DstVT>.ret;
2195   field string AsmVOP3OpSel = getAsmVOP3OpSel<NumSrcArgs,
2196                                               HasClamp,
2197                                               HasSrc0FloatMods,
2198                                               HasSrc1FloatMods,
2199                                               HasSrc2FloatMods>.ret;
2200   field string AsmDPP = !if(HasExtDPP,
2201                             getAsmDPP<HasDst, NumSrcArgs, HasModifiers, DstVT>.ret, "");
2202   field string AsmDPP16 = getAsmDPP16<HasDst, NumSrcArgs, HasModifiers, DstVT>.ret;
2203   field string AsmDPP8 = getAsmDPP8<HasDst, NumSrcArgs, 0, DstVT>.ret;
2204   field string AsmSDWA = getAsmSDWA<HasDst, NumSrcArgs, DstVT>.ret;
2205   field string AsmSDWA9 = getAsmSDWA9<HasDst, HasSDWAOMod, NumSrcArgs, DstVT>.ret;
2206
2207   field string TieRegDPP = "$old";
2208 }
2209
2210 class VOP_NO_EXT <VOPProfile p> : VOPProfile <p.ArgVT> {
2211   let HasExt = 0;
2212   let HasExtDPP = 0;
2213   let HasExtSDWA = 0;
2214   let HasExtSDWA9 = 0;
2215 }
2216
2217 class VOP_PAT_GEN <VOPProfile p, int mode=PatGenMode.Pattern> : VOPProfile <p.ArgVT> {
2218   let NeedPatGen = mode;
2219 }
2220
2221 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
2222 def VOP_F16_I16 : VOPProfile <[f16, i16, untyped, untyped]>;
2223 def VOP_I16_F16 : VOPProfile <[i16, f16, untyped, untyped]>;
2224
2225 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
2226 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i16, untyped]>;
2227 def VOP_F16_F16_I32 : VOPProfile <[f16, f16, i32, untyped]>;
2228 def VOP_I16_I16_I16 : VOPProfile <[i16, i16, i16, untyped]>;
2229
2230 def VOP_I16_I16_I16_I16 : VOPProfile <[i16, i16, i16, i16, untyped]>;
2231 def VOP_F16_F16_F16_F16 : VOPProfile <[f16, f16, f16, f16, untyped]>;
2232
2233 def VOP_I32_I16_I16_I32 : VOPProfile <[i32, i16, i16, i32, untyped]>;
2234
2235 def VOP_V2F16_V2F16_V2F16 : VOPProfile <[v2f16, v2f16, v2f16, untyped]>;
2236 def VOP_V2I16_V2I16_V2I16 : VOPProfile <[v2i16, v2i16, v2i16, untyped]>;
2237 def VOP_B32_F16_F16 : VOPProfile <[i32, f16, f16, untyped]>;
2238
2239 def VOP_V2F16_V2F16_V2F16_V2F16 : VOPProfile <[v2f16, v2f16, v2f16, v2f16]>;
2240 def VOP_V2I16_V2I16_V2I16_V2I16 : VOPProfile <[v2i16, v2i16, v2i16, v2i16]>;
2241 def VOP_V2I16_F32_F32 : VOPProfile <[v2i16, f32, f32, untyped]>;
2242 def VOP_V2I16_I32_I32 : VOPProfile <[v2i16, i32, i32, untyped]>;
2243
2244 def VOP_F32_V2F16_V2F16_V2F16 : VOPProfile <[f32, v2f16, v2f16, v2f16]>;
2245
2246 def VOP_NONE : VOPProfile <[untyped, untyped, untyped, untyped]>;
2247
2248 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
2249 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
2250 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
2251 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
2252 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
2253 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
2254 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
2255 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
2256 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
2257 def VOP_F16_F32 : VOPProfile <[f16, f32, untyped, untyped]>;
2258 def VOP_F32_F16 : VOPProfile <[f32, f16, untyped, untyped]>;
2259
2260 def VOP_F32_F32_F16 : VOPProfile <[f32, f32, f16, untyped]>;
2261 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
2262 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
2263 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
2264 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
2265 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
2266 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
2267 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
2268 def VOP_I32_I32_I32_ARITH : VOPProfile <[i32, i32, i32, untyped], 0, /*EnableClamp=*/1>;
2269 def VOP_V2F16_F32_F32 : VOPProfile <[v2f16, f32, f32, untyped]>;
2270 def VOP_F32_F16_F16_F16 : VOPProfile <[f32, f16, f16, f16]>;
2271
2272 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
2273 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
2274 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
2275
2276 def VOP_F16_F32_F16_F32 : VOPProfile <[f16, f32, f16, f32]>;
2277 def VOP_F32_F32_F16_F16 : VOPProfile <[f32, f32, f16, f16]>;
2278 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
2279 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
2280 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
2281 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
2282 def VOP_I32_F32_I32_I32 : VOPProfile <[i32, f32, i32, i32]>;
2283 def VOP_I64_I64_I32_I64 : VOPProfile <[i64, i64, i32, i64]>;
2284 def VOP_V4I32_I64_I32_V4I32 : VOPProfile <[v4i32, i64, i32, v4i32]>;
2285
2286 def VOP_F32_V2F16_V2F16_F32 : VOPProfile <[f32, v2f16, v2f16, f32]>;
2287 def VOP_I32_V2I16_V2I16_I32 : VOPProfile <[i32, v2i16, v2i16, i32]>;
2288
2289 def VOP_V4F32_F32_F32_V4F32       : VOPProfile <[v4f32,  f32,   f32,   v4f32]>;
2290 def VOP_V16F32_F32_F32_V16F32     : VOPProfile <[v16f32, f32,   f32,   v16f32]>;
2291 def VOP_V32F32_F32_F32_V32F32     : VOPProfile <[v32f32, f32,   f32,   v32f32]>;
2292 def VOP_V4F32_V4F16_V4F16_V4F32   : VOPProfile <[v4f32,  v4f16, v4f16, v4f32]>;
2293 def VOP_V16F32_V4F16_V4F16_V16F32 : VOPProfile <[v16f32, v4f16, v4f16, v16f32]>;
2294 def VOP_V32F32_V4F16_V4F16_V32F32 : VOPProfile <[v32f32, v4f16, v4f16, v32f32]>;
2295 def VOP_V4F32_V2I16_V2I16_V4F32   : VOPProfile <[v4f32,  v2i16, v2i16, v4f32]>;
2296 def VOP_V16F32_V2I16_V2I16_V16F32 : VOPProfile <[v16f32, v2i16, v2i16, v16f32]>;
2297 def VOP_V32F32_V2I16_V2I16_V32F32 : VOPProfile <[v32f32, v2i16, v2i16, v32f32]>;
2298 def VOP_V4I32_I32_I32_V4I32       : VOPProfile <[v4i32,  i32,   i32,   v4i32]>;
2299 def VOP_V16I32_I32_I32_V16I32     : VOPProfile <[v16i32, i32,   i32,   v16i32]>;
2300 def VOP_V32I32_I32_I32_V32I32     : VOPProfile <[v32i32, i32,   i32,   v32i32]>;
2301
2302 class Commutable_REV <string revOp, bit isOrig> {
2303   string RevOp = revOp;
2304   bit IsOrig = isOrig;
2305 }
2306
2307 class AtomicNoRet <string noRetOp, bit isRet> {
2308   string NoRetOp = noRetOp;
2309   bit IsRet = isRet;
2310 }
2311
2312 //===----------------------------------------------------------------------===//
2313 // Interpolation opcodes
2314 //===----------------------------------------------------------------------===//
2315
2316 class VINTRPDstOperand <RegisterClass rc> : RegisterOperand <rc, "printVINTRPDst">;
2317
2318 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2319   VINTRPCommon <outs, ins, "", pattern>,
2320   SIMCInstr<opName, SIEncodingFamily.NONE> {
2321   let isPseudo = 1;
2322   let isCodeGenOnly = 1;
2323 }
2324
2325 // FIXME-GFX10: WIP.
2326 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
2327                       string asm, int encodingFamily> :
2328   VINTRPCommon <outs, ins, asm, []>,
2329   VINTRPe <op>,
2330   SIMCInstr<opName, encodingFamily> {
2331   let DisableDecoder = DisableSIDecoder;
2332 }
2333
2334 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
2335                       string asm> :
2336   VINTRPCommon <outs, ins, asm, []>,
2337   VINTRPe_vi <op>,
2338   SIMCInstr<opName, SIEncodingFamily.VI> {
2339   let AssemblerPredicate = VIAssemblerPredicate;
2340   let DecoderNamespace = "GFX8";
2341   let DisableDecoder = DisableVIDecoder;
2342 }
2343
2344 // FIXME-GFX10: WIP.
2345 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
2346                      list<dag> pattern = []> {
2347   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
2348
2349   let AssemblerPredicate = isGFX6GFX7, DecoderNamespace = "GFX6GFX7" in {
2350     def _si : VINTRP_Real_si <op, NAME, outs, ins, asm, SIEncodingFamily.SI>;
2351   } // End AssemblerPredicate = isGFX6GFX7, DecoderNamespace = "GFX6GFX7"
2352
2353   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
2354
2355   let AssemblerPredicate = isGFX10Plus, DecoderNamespace = "GFX10" in {
2356     def _gfx10 : VINTRP_Real_si<op, NAME, outs, ins, asm, SIEncodingFamily.GFX10>;
2357   } // End AssemblerPredicate = isGFX10Plus, DecoderNamespace = "GFX10"
2358 }
2359 //===----------------------------------------------------------------------===//
2360 // Vector instruction mappings
2361 //===----------------------------------------------------------------------===//
2362
2363 // Maps an opcode in e32 form to its e64 equivalent
2364 def getVOPe64 : InstrMapping {
2365   let FilterClass = "VOP";
2366   let RowFields = ["OpName"];
2367   let ColFields = ["Size", "VOP3"];
2368   let KeyCol = ["4", "0"];
2369   let ValueCols = [["8", "1"]];
2370 }
2371
2372 // Maps an opcode in e64 form to its e32 equivalent
2373 def getVOPe32 : InstrMapping {
2374   let FilterClass = "VOP";
2375   let RowFields = ["OpName"];
2376   let ColFields = ["Size", "VOP3"];
2377   let KeyCol = ["8", "1"];
2378   let ValueCols = [["4", "0"]];
2379 }
2380
2381 // Maps ordinary instructions to their SDWA counterparts
2382 def getSDWAOp : InstrMapping {
2383   let FilterClass = "VOP";
2384   let RowFields = ["OpName"];
2385   let ColFields = ["AsmVariantName"];
2386   let KeyCol = ["Default"];
2387   let ValueCols = [["SDWA"]];
2388 }
2389
2390 // Maps SDWA instructions to their ordinary counterparts
2391 def getBasicFromSDWAOp : InstrMapping {
2392   let FilterClass = "VOP";
2393   let RowFields = ["OpName"];
2394   let ColFields = ["AsmVariantName"];
2395   let KeyCol = ["SDWA"];
2396   let ValueCols = [["Default"]];
2397 }
2398
2399 // Maps ordinary instructions to their DPP counterparts
2400 def getDPPOp32 : InstrMapping {
2401   let FilterClass = "VOP";
2402   let RowFields = ["OpName"];
2403   let ColFields = ["AsmVariantName"];
2404   let KeyCol = ["Default"];
2405   let ValueCols = [["DPP"]];
2406 }
2407
2408 // Maps an commuted opcode to its original version
2409 def getCommuteOrig : InstrMapping {
2410   let FilterClass = "Commutable_REV";
2411   let RowFields = ["RevOp"];
2412   let ColFields = ["IsOrig"];
2413   let KeyCol = ["0"];
2414   let ValueCols = [["1"]];
2415 }
2416
2417 // Maps an original opcode to its commuted version
2418 def getCommuteRev : InstrMapping {
2419   let FilterClass = "Commutable_REV";
2420   let RowFields = ["RevOp"];
2421   let ColFields = ["IsOrig"];
2422   let KeyCol = ["1"];
2423   let ValueCols = [["0"]];
2424 }
2425
2426 def getMCOpcodeGen : InstrMapping {
2427   let FilterClass = "SIMCInstr";
2428   let RowFields = ["PseudoInstr"];
2429   let ColFields = ["Subtarget"];
2430   let KeyCol = [!cast<string>(SIEncodingFamily.NONE)];
2431   let ValueCols = [[!cast<string>(SIEncodingFamily.SI)],
2432                    [!cast<string>(SIEncodingFamily.VI)],
2433                    [!cast<string>(SIEncodingFamily.SDWA)],
2434                    [!cast<string>(SIEncodingFamily.SDWA9)],
2435                    // GFX80 encoding is added to work around a multiple matching
2436                    // issue for buffer instructions with unpacked d16 data. This
2437                    // does not actually change the encoding, and thus may be
2438                    // removed later.
2439                    [!cast<string>(SIEncodingFamily.GFX80)],
2440                    [!cast<string>(SIEncodingFamily.GFX9)],
2441                    [!cast<string>(SIEncodingFamily.GFX10)],
2442                    [!cast<string>(SIEncodingFamily.SDWA10)]];
2443 }
2444
2445 // Get equivalent SOPK instruction.
2446 def getSOPKOp : InstrMapping {
2447   let FilterClass = "SOPKInstTable";
2448   let RowFields = ["BaseCmpOp"];
2449   let ColFields = ["IsSOPK"];
2450   let KeyCol = ["0"];
2451   let ValueCols = [["1"]];
2452 }
2453
2454 def getAddr64Inst : InstrMapping {
2455   let FilterClass = "MUBUFAddr64Table";
2456   let RowFields = ["OpName"];
2457   let ColFields = ["IsAddr64"];
2458   let KeyCol = ["0"];
2459   let ValueCols = [["1"]];
2460 }
2461
2462 def getIfAddr64Inst : InstrMapping {
2463   let FilterClass = "MUBUFAddr64Table";
2464   let RowFields = ["OpName"];
2465   let ColFields = ["IsAddr64"];
2466   let KeyCol = ["1"];
2467   let ValueCols = [["1"]];
2468 }
2469
2470 def getMUBUFNoLdsInst : InstrMapping {
2471   let FilterClass = "MUBUFLdsTable";
2472   let RowFields = ["OpName"];
2473   let ColFields = ["IsLds"];
2474   let KeyCol = ["1"];
2475   let ValueCols = [["0"]];
2476 }
2477
2478 // Maps an atomic opcode to its version with a return value.
2479 def getAtomicRetOp : InstrMapping {
2480   let FilterClass = "AtomicNoRet";
2481   let RowFields = ["NoRetOp"];
2482   let ColFields = ["IsRet"];
2483   let KeyCol = ["0"];
2484   let ValueCols = [["1"]];
2485 }
2486
2487 // Maps an atomic opcode to its returnless version.
2488 def getAtomicNoRetOp : InstrMapping {
2489   let FilterClass = "AtomicNoRet";
2490   let RowFields = ["NoRetOp"];
2491   let ColFields = ["IsRet"];
2492   let KeyCol = ["1"];
2493   let ValueCols = [["0"]];
2494 }
2495
2496 // Maps a GLOBAL to its SADDR form.
2497 def getGlobalSaddrOp : InstrMapping {
2498   let FilterClass = "GlobalSaddrTable";
2499   let RowFields = ["SaddrOp"];
2500   let ColFields = ["IsSaddr"];
2501   let KeyCol = ["0"];
2502   let ValueCols = [["1"]];
2503 }
2504
2505 // Maps a v_cmpx opcode with sdst to opcode without sdst.
2506 def getVCMPXNoSDstOp : InstrMapping {
2507   let FilterClass = "VCMPXNoSDstTable";
2508   let RowFields = ["NoSDstOp"];
2509   let ColFields = ["HasSDst"];
2510   let KeyCol = ["1"];
2511   let ValueCols = [["0"]];
2512 }
2513
2514 // Maps a SOPP to a SOPP with S_NOP
2515 def getSOPPWithRelaxation : InstrMapping {
2516   let FilterClass = "Base_SOPP";
2517   let RowFields = ["AsmString"];
2518   let ColFields = ["Size"];
2519   let KeyCol = ["4"];
2520   let ValueCols = [["8"]];
2521 }
2522
2523 include "SIInstructions.td"
2524
2525 include "DSInstructions.td"
2526 include "MIMGInstructions.td"