lib/Target/AMDGPU/VOP1Instructions.td

   1 //===-- VOP1Instructions.td - Vector Instruction Defintions ---------------===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8
   9 //===----------------------------------------------------------------------===//
  10 // VOP1 Classes
  11 //===----------------------------------------------------------------------===//
  12
  13 class VOP1e <bits<8> op, VOPProfile P> : Enc32 {
  14   bits<8> vdst;
  15   bits<9> src0;
  16
  17   let Inst{8-0}   = !if(P.HasSrc0, src0{8-0}, ?);
  18   let Inst{16-9}  = op;
  19   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  20   let Inst{31-25} = 0x3f; //encoding
  21 }
  22
  23 class VOP1_SDWAe <bits<8> op, VOPProfile P> : VOP_SDWAe <P> {
  24   bits<8> vdst;
  25
  26   let Inst{8-0}   = 0xf9; // sdwa
  27   let Inst{16-9}  = op;
  28   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  29   let Inst{31-25} = 0x3f; // encoding
  30 }
  31
  32 class VOP1_SDWA9Ae <bits<8> op, VOPProfile P> : VOP_SDWA9Ae <P> {
  33   bits<8> vdst;
  34
  35   let Inst{8-0}   = 0xf9; // sdwa
  36   let Inst{16-9}  = op;
  37   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
  38   let Inst{31-25} = 0x3f; // encoding
  39 }
  40
  41 class VOP1_Pseudo <string opName, VOPProfile P, list<dag> pattern=[], bit VOP1Only = 0> :
  42   VOP_Pseudo <opName, !if(VOP1Only, "", "_e32"), P, P.Outs32, P.Ins32, "", pattern> {
  43
  44   let AsmOperands = P.Asm32;
  45
  46   let Size = 4;
  47   let mayLoad = 0;
  48   let mayStore = 0;
  49   let hasSideEffects = 0;
  50
  51   let VOP1 = 1;
  52   let VALU = 1;
  53   let Uses = [EXEC];
  54
  55   let AsmVariantName = AMDGPUAsmVariants.Default;
  56 }
  57
  58 class VOP1_Real <VOP1_Pseudo ps, int EncodingFamily> :
  59   InstSI <ps.OutOperandList, ps.InOperandList, ps.Mnemonic # ps.AsmOperands, []>,
  60   SIMCInstr <ps.PseudoInstr, EncodingFamily> {
  61
  62   let isPseudo = 0;
  63   let isCodeGenOnly = 0;
  64
  65   let Constraints     = ps.Constraints;
  66   let DisableEncoding = ps.DisableEncoding;
  67
  68   // copy relevant pseudo op flags
  69   let SubtargetPredicate = ps.SubtargetPredicate;
  70   let AsmMatchConverter  = ps.AsmMatchConverter;
  71   let AsmVariantName     = ps.AsmVariantName;
  72   let Constraints        = ps.Constraints;
  73   let DisableEncoding    = ps.DisableEncoding;
  74   let TSFlags            = ps.TSFlags;
  75   let UseNamedOperandTable = ps.UseNamedOperandTable;
  76   let Uses                 = ps.Uses;
  77   let Defs                 = ps.Defs;
  78 }
  79
  80 class VOP1_SDWA_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  81   VOP_SDWA_Pseudo <OpName, P, pattern> {
  82   let AsmMatchConverter = "cvtSdwaVOP1";
  83 }
  84
  85 class VOP1_DPP_Pseudo <string OpName, VOPProfile P, list<dag> pattern=[]> :
  86   VOP_DPP_Pseudo <OpName, P, pattern> {
  87 }
  88
  89 class getVOP1Pat64 <SDPatternOperator node, VOPProfile P> : LetDummies {
  90   list<dag> ret =
  91     !if(P.HasModifiers,
  92         [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
  93                                               i32:$src0_modifiers,
  94                                               i1:$clamp, i32:$omod))))],
  95         !if(P.HasOMod,
  96             [(set P.DstVT:$vdst, (node (P.Src0VT (VOP3OMods P.Src0VT:$src0,
  97                                                   i1:$clamp, i32:$omod))))],
  98             [(set P.DstVT:$vdst, (node P.Src0VT:$src0))]
  99         )
 100     );
 101 }
 102
 103 multiclass VOP1Inst <string opName, VOPProfile P,
 104                      SDPatternOperator node = null_frag> {
 105   def _e32 : VOP1_Pseudo <opName, P>;
 106   def _e64 : VOP3_Pseudo <opName, P, getVOP1Pat64<node, P>.ret>;
 107   def _sdwa : VOP1_SDWA_Pseudo <opName, P>;
 108   foreach _ = BoolToList<P.HasExtDPP>.ret in
 109     def _dpp : VOP1_DPP_Pseudo <opName, P>;
 110
 111   def : MnemonicAlias<opName#"_e32", opName>, LetDummies;
 112   def : MnemonicAlias<opName#"_e64", opName>, LetDummies;
 113   def : MnemonicAlias<opName#"_sdwa", opName>, LetDummies;
 114
 115   foreach _ = BoolToList<P.HasExtDPP>.ret in
 116     def : MnemonicAlias<opName#"_dpp", opName>, LetDummies;
 117 }
 118
 119 // Special profile for instructions which have clamp
 120 // and output modifiers (but have no input modifiers)
 121 class VOPProfileI2F<ValueType dstVt, ValueType srcVt> :
 122   VOPProfile<[dstVt, srcVt, untyped, untyped]> {
 123
 124   let Ins64 = (ins Src0RC64:$src0, clampmod:$clamp, omod:$omod);
 125   let Asm64 = "$vdst, $src0$clamp$omod";
 126
 127   let HasModifiers = 0;
 128   let HasClamp = 1;
 129   let HasOMod = 1;
 130 }
 131
 132 def VOP1_F64_I32 : VOPProfileI2F <f64, i32>;
 133 def VOP1_F32_I32 : VOPProfileI2F <f32, i32>;
 134 def VOP1_F16_I16 : VOPProfileI2F <f16, i16>;
 135
 136 //===----------------------------------------------------------------------===//
 137 // VOP1 Instructions
 138 //===----------------------------------------------------------------------===//
 139
 140 let VOPAsmPrefer32Bit = 1 in {
 141 defm V_NOP : VOP1Inst <"v_nop", VOP_NONE>;
 142 }
 143
 144 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 145 defm V_MOV_B32 : VOP1Inst <"v_mov_b32", VOP_I32_I32>;
 146 } // End isMoveImm = 1
 147
 148 // FIXME: Specify SchedRW for READFIRSTLANE_B32
 149 // TODO: Make profile for this, there is VOP3 encoding also
 150 def V_READFIRSTLANE_B32 :
 151   InstSI <(outs SReg_32:$vdst),
 152     (ins VRegOrLds_32:$src0),
 153     "v_readfirstlane_b32 $vdst, $src0",
 154     [(set i32:$vdst, (int_amdgcn_readfirstlane i32:$src0))]>,
 155   Enc32 {
 156
 157   let isCodeGenOnly = 0;
 158   let UseNamedOperandTable = 1;
 159
 160   let Size = 4;
 161   let mayLoad = 0;
 162   let mayStore = 0;
 163   let hasSideEffects = 0;
 164
 165   let VOP1 = 1;
 166   let VALU = 1;
 167   let Uses = [EXEC];
 168   let isConvergent = 1;
 169
 170   bits<8> vdst;
 171   bits<9> src0;
 172
 173   let Inst{8-0}   = src0;
 174   let Inst{16-9}  = 0x2;
 175   let Inst{24-17} = vdst;
 176   let Inst{31-25} = 0x3f; //encoding
 177 }
 178
 179 let SchedRW = [WriteDoubleCvt] in {
 180 defm V_CVT_I32_F64 : VOP1Inst <"v_cvt_i32_f64", VOP_I32_F64,  fp_to_sint>;
 181 defm V_CVT_F64_I32 : VOP1Inst <"v_cvt_f64_i32", VOP1_F64_I32, sint_to_fp>;
 182 defm V_CVT_F32_F64 : VOP1Inst <"v_cvt_f32_f64", VOP_F32_F64,  fpround>;
 183 defm V_CVT_F64_F32 : VOP1Inst <"v_cvt_f64_f32", VOP_F64_F32,  fpextend>;
 184 defm V_CVT_U32_F64 : VOP1Inst <"v_cvt_u32_f64", VOP_I32_F64,  fp_to_uint>;
 185 defm V_CVT_F64_U32 : VOP1Inst <"v_cvt_f64_u32", VOP1_F64_I32, uint_to_fp>;
 186 } // End SchedRW = [WriteDoubleCvt]
 187
 188 let SchedRW = [WriteQuarterRate32] in {
 189 defm V_CVT_F32_I32 : VOP1Inst <"v_cvt_f32_i32", VOP1_F32_I32, sint_to_fp>;
 190 defm V_CVT_F32_U32 : VOP1Inst <"v_cvt_f32_u32", VOP1_F32_I32, uint_to_fp>;
 191 defm V_CVT_U32_F32 : VOP1Inst <"v_cvt_u32_f32", VOP_I32_F32, fp_to_uint>;
 192 defm V_CVT_I32_F32 : VOP1Inst <"v_cvt_i32_f32", VOP_I32_F32, fp_to_sint>;
 193 let FPDPRounding = 1 in {
 194 defm V_CVT_F16_F32 : VOP1Inst <"v_cvt_f16_f32", VOP_F16_F32, fpround>;
 195 } // End FPDPRounding = 1
 196 defm V_CVT_F32_F16 : VOP1Inst <"v_cvt_f32_f16", VOP_F32_F16, fpextend>;
 197 defm V_CVT_RPI_I32_F32 : VOP1Inst <"v_cvt_rpi_i32_f32", VOP_I32_F32, cvt_rpi_i32_f32>;
 198 defm V_CVT_FLR_I32_F32 : VOP1Inst <"v_cvt_flr_i32_f32", VOP_I32_F32, cvt_flr_i32_f32>;
 199 defm V_CVT_OFF_F32_I4 : VOP1Inst  <"v_cvt_off_f32_i4", VOP1_F32_I32>;
 200 } // End SchedRW = [WriteQuarterRate32]
 201
 202 defm V_CVT_F32_UBYTE0 : VOP1Inst <"v_cvt_f32_ubyte0", VOP1_F32_I32, AMDGPUcvt_f32_ubyte0>;
 203 defm V_CVT_F32_UBYTE1 : VOP1Inst <"v_cvt_f32_ubyte1", VOP1_F32_I32, AMDGPUcvt_f32_ubyte1>;
 204 defm V_CVT_F32_UBYTE2 : VOP1Inst <"v_cvt_f32_ubyte2", VOP1_F32_I32, AMDGPUcvt_f32_ubyte2>;
 205 defm V_CVT_F32_UBYTE3 : VOP1Inst <"v_cvt_f32_ubyte3", VOP1_F32_I32, AMDGPUcvt_f32_ubyte3>;
 206
 207 defm V_FRACT_F32 : VOP1Inst <"v_fract_f32", VOP_F32_F32, AMDGPUfract>;
 208 defm V_TRUNC_F32 : VOP1Inst <"v_trunc_f32", VOP_F32_F32, ftrunc>;
 209 defm V_CEIL_F32 : VOP1Inst <"v_ceil_f32", VOP_F32_F32, fceil>;
 210 defm V_RNDNE_F32 : VOP1Inst <"v_rndne_f32", VOP_F32_F32, frint>;
 211 defm V_FLOOR_F32 : VOP1Inst <"v_floor_f32", VOP_F32_F32, ffloor>;
 212
 213 let SchedRW = [WriteQuarterRate32] in {
 214 defm V_EXP_F32 : VOP1Inst <"v_exp_f32", VOP_F32_F32, fexp2>;
 215 defm V_LOG_F32 : VOP1Inst <"v_log_f32", VOP_F32_F32, flog2>;
 216 defm V_RCP_F32 : VOP1Inst <"v_rcp_f32", VOP_F32_F32, AMDGPUrcp>;
 217 defm V_RCP_IFLAG_F32 : VOP1Inst <"v_rcp_iflag_f32", VOP_F32_F32, AMDGPUrcp_iflag>;
 218 defm V_RSQ_F32 : VOP1Inst <"v_rsq_f32", VOP_F32_F32, AMDGPUrsq>;
 219 defm V_SQRT_F32 : VOP1Inst <"v_sqrt_f32", VOP_F32_F32, fsqrt>;
 220 } // End SchedRW = [WriteQuarterRate32]
 221
 222 let SchedRW = [WriteDouble] in {
 223 defm V_RCP_F64 : VOP1Inst <"v_rcp_f64", VOP_F64_F64, AMDGPUrcp>;
 224 defm V_RSQ_F64 : VOP1Inst <"v_rsq_f64", VOP_F64_F64, AMDGPUrsq>;
 225 } // End SchedRW = [WriteDouble];
 226
 227 let SchedRW = [WriteDouble] in {
 228 defm V_SQRT_F64 : VOP1Inst <"v_sqrt_f64", VOP_F64_F64, fsqrt>;
 229 } // End SchedRW = [WriteDouble]
 230
 231 let SchedRW = [WriteQuarterRate32] in {
 232 defm V_SIN_F32 : VOP1Inst <"v_sin_f32", VOP_F32_F32, AMDGPUsin>;
 233 defm V_COS_F32 : VOP1Inst <"v_cos_f32", VOP_F32_F32, AMDGPUcos>;
 234 } // End SchedRW = [WriteQuarterRate32]
 235
 236 defm V_NOT_B32 : VOP1Inst <"v_not_b32", VOP_I32_I32>;
 237 defm V_BFREV_B32 : VOP1Inst <"v_bfrev_b32", VOP_I32_I32, bitreverse>;
 238 defm V_FFBH_U32 : VOP1Inst <"v_ffbh_u32", VOP_I32_I32>;
 239 defm V_FFBL_B32 : VOP1Inst <"v_ffbl_b32", VOP_I32_I32>;
 240 defm V_FFBH_I32 : VOP1Inst <"v_ffbh_i32", VOP_I32_I32, AMDGPUffbh_i32>;
 241
 242 let SchedRW = [WriteDoubleAdd] in {
 243 defm V_FREXP_EXP_I32_F64 : VOP1Inst <"v_frexp_exp_i32_f64", VOP_I32_F64, int_amdgcn_frexp_exp>;
 244 defm V_FREXP_MANT_F64 : VOP1Inst <"v_frexp_mant_f64", VOP_F64_F64, int_amdgcn_frexp_mant>;
 245 let FPDPRounding = 1 in {
 246 defm V_FRACT_F64 : VOP1Inst <"v_fract_f64", VOP_F64_F64, AMDGPUfract>;
 247 } // End FPDPRounding = 1
 248 } // End SchedRW = [WriteDoubleAdd]
 249
 250 defm V_FREXP_EXP_I32_F32 : VOP1Inst <"v_frexp_exp_i32_f32", VOP_I32_F32, int_amdgcn_frexp_exp>;
 251 defm V_FREXP_MANT_F32 : VOP1Inst <"v_frexp_mant_f32", VOP_F32_F32, int_amdgcn_frexp_mant>;
 252
 253 let VOPAsmPrefer32Bit = 1 in {
 254 defm V_CLREXCP : VOP1Inst <"v_clrexcp", VOP_NO_EXT<VOP_NONE>>;
 255 }
 256
 257 // Restrict src0 to be VGPR
 258 def VOP_I32_VI32_NO_EXT : VOPProfile<[i32, i32, untyped, untyped]> {
 259   let Src0RC32 = VRegSrc_32;
 260   let Src0RC64 = VRegSrc_32;
 261
 262   let HasExt = 0;
 263   let HasExtDPP = 0;
 264   let HasExtSDWA = 0;
 265   let HasExtSDWA9 = 0;
 266 }
 267
 268 // Special case because there are no true output operands.  Hack vdst
 269 // to be a src operand. The custom inserter must add a tied implicit
 270 // def and use of the super register since there seems to be no way to
 271 // add an implicit def of a virtual register in tablegen.
 272 def VOP_MOVRELD : VOPProfile<[untyped, i32, untyped, untyped]> {
 273   let Src0RC32 = VOPDstOperand<VGPR_32>;
 274   let Src0RC64 = VOPDstOperand<VGPR_32>;
 275
 276   let Outs = (outs);
 277   let Ins32 = (ins Src0RC32:$vdst, VSrc_b32:$src0);
 278   let Ins64 = (ins Src0RC64:$vdst, VSrc_b32:$src0);
 279   let InsDPP = (ins DstRC:$vdst, DstRC:$old, Src0RC32:$src0,
 280                     dpp_ctrl:$dpp_ctrl, row_mask:$row_mask,
 281                     bank_mask:$bank_mask, bound_ctrl:$bound_ctrl);
 282   let InsDPP16 = !con(InsDPP, (ins FI:$fi));
 283
 284   let InsSDWA = (ins Src0RC32:$vdst, Src0ModSDWA:$src0_modifiers, Src0SDWA:$src0,
 285                      clampmod:$clamp, omod:$omod, dst_sel:$dst_sel, dst_unused:$dst_unused,
 286                      src0_sel:$src0_sel);
 287
 288   let Asm32 = getAsm32<1, 1>.ret;
 289   let Asm64 = getAsm64<1, 1, 0, 0, 1>.ret;
 290   let AsmDPP = getAsmDPP<1, 1, 0>.ret;
 291   let AsmDPP16 = getAsmDPP16<1, 1, 0>.ret;
 292   let AsmSDWA = getAsmSDWA<1, 1>.ret;
 293   let AsmSDWA9 = getAsmSDWA9<1, 0, 1>.ret;
 294
 295   let HasExt = 0;
 296   let HasExtDPP = 0;
 297   let HasExtSDWA = 0;
 298   let HasExtSDWA9 = 0;
 299
 300   let HasDst = 0;
 301   let EmitDst = 1; // force vdst emission
 302 }
 303
 304 let SubtargetPredicate = HasMovrel, Uses = [M0, EXEC] in {
 305 // v_movreld_b32 is a special case because the destination output
 306  // register is really a source. It isn't actually read (but may be
 307  // written), and is only to provide the base register to start
 308  // indexing from. Tablegen seems to not let you define an implicit
 309  // virtual register output for the super register being written into,
 310  // so this must have an implicit def of the register added to it.
 311 defm V_MOVRELD_B32 : VOP1Inst <"v_movreld_b32", VOP_MOVRELD>;
 312 defm V_MOVRELS_B32 : VOP1Inst <"v_movrels_b32", VOP_I32_VI32_NO_EXT>;
 313 defm V_MOVRELSD_B32 : VOP1Inst <"v_movrelsd_b32", VOP_NO_EXT<VOP_I32_I32>>;
 314 } // End Uses = [M0, EXEC]
 315
 316 defm V_MOV_FED_B32 : VOP1Inst <"v_mov_fed_b32", VOP_I32_I32>;
 317
 318 let SubtargetPredicate = isGFX6GFX7 in {
 319   let SchedRW = [WriteQuarterRate32] in {
 320     defm V_LOG_CLAMP_F32 :
 321       VOP1Inst<"v_log_clamp_f32", VOP_F32_F32, int_amdgcn_log_clamp>;
 322     defm V_RCP_CLAMP_F32 :
 323       VOP1Inst<"v_rcp_clamp_f32", VOP_F32_F32>;
 324     defm V_RCP_LEGACY_F32 :
 325       VOP1Inst<"v_rcp_legacy_f32", VOP_F32_F32, AMDGPUrcp_legacy>;
 326     defm V_RSQ_CLAMP_F32 :
 327       VOP1Inst<"v_rsq_clamp_f32", VOP_F32_F32, AMDGPUrsq_clamp>;
 328     defm V_RSQ_LEGACY_F32 :
 329       VOP1Inst<"v_rsq_legacy_f32", VOP_F32_F32, AMDGPUrsq_legacy>;
 330   } // End SchedRW = [WriteQuarterRate32]
 331
 332   let SchedRW = [WriteDouble] in {
 333     defm V_RCP_CLAMP_F64 :
 334       VOP1Inst<"v_rcp_clamp_f64", VOP_F64_F64>;
 335     defm V_RSQ_CLAMP_F64 :
 336       VOP1Inst<"v_rsq_clamp_f64", VOP_F64_F64, AMDGPUrsq_clamp>;
 337   } // End SchedRW = [WriteDouble]
 338 } // End SubtargetPredicate = isGFX6GFX7
 339
 340 let SubtargetPredicate = isGFX7GFX8GFX9 in {
 341   let SchedRW = [WriteQuarterRate32] in {
 342     defm V_LOG_LEGACY_F32 : VOP1Inst<"v_log_legacy_f32", VOP_F32_F32>;
 343     defm V_EXP_LEGACY_F32 : VOP1Inst<"v_exp_legacy_f32", VOP_F32_F32>;
 344   } // End SchedRW = [WriteQuarterRate32]
 345 } // End SubtargetPredicate = isGFX7GFX8GFX9
 346
 347 let SubtargetPredicate = isGFX7Plus in {
 348   let SchedRW = [WriteDoubleAdd] in {
 349     defm V_TRUNC_F64 : VOP1Inst<"v_trunc_f64", VOP_F64_F64, ftrunc>;
 350     defm V_CEIL_F64  : VOP1Inst<"v_ceil_f64", VOP_F64_F64, fceil>;
 351     defm V_RNDNE_F64 : VOP1Inst<"v_rndne_f64", VOP_F64_F64, frint>;
 352     defm V_FLOOR_F64 : VOP1Inst<"v_floor_f64", VOP_F64_F64, ffloor>;
 353   } // End SchedRW = [WriteDoubleAdd]
 354 } // End SubtargetPredicate = isGFX7Plus
 355
 356 let SubtargetPredicate = Has16BitInsts in {
 357
 358 let FPDPRounding = 1 in {
 359 defm V_CVT_F16_U16 : VOP1Inst <"v_cvt_f16_u16", VOP1_F16_I16, uint_to_fp>;
 360 defm V_CVT_F16_I16 : VOP1Inst <"v_cvt_f16_i16", VOP1_F16_I16, sint_to_fp>;
 361 } // End FPDPRounding = 1
 362 defm V_CVT_U16_F16 : VOP1Inst <"v_cvt_u16_f16", VOP_I16_F16, fp_to_uint>;
 363 defm V_CVT_I16_F16 : VOP1Inst <"v_cvt_i16_f16", VOP_I16_F16, fp_to_sint>;
 364 let SchedRW = [WriteQuarterRate32] in {
 365 defm V_RCP_F16 : VOP1Inst <"v_rcp_f16", VOP_F16_F16, AMDGPUrcp>;
 366 defm V_SQRT_F16 : VOP1Inst <"v_sqrt_f16", VOP_F16_F16, fsqrt>;
 367 defm V_RSQ_F16 : VOP1Inst <"v_rsq_f16", VOP_F16_F16, AMDGPUrsq>;
 368 defm V_LOG_F16 : VOP1Inst <"v_log_f16", VOP_F16_F16, flog2>;
 369 defm V_EXP_F16 : VOP1Inst <"v_exp_f16", VOP_F16_F16, fexp2>;
 370 defm V_SIN_F16 : VOP1Inst <"v_sin_f16", VOP_F16_F16, AMDGPUsin>;
 371 defm V_COS_F16 : VOP1Inst <"v_cos_f16", VOP_F16_F16, AMDGPUcos>;
 372 } // End SchedRW = [WriteQuarterRate32]
 373 defm V_FREXP_MANT_F16 : VOP1Inst <"v_frexp_mant_f16", VOP_F16_F16, int_amdgcn_frexp_mant>;
 374 defm V_FREXP_EXP_I16_F16 : VOP1Inst <"v_frexp_exp_i16_f16", VOP_I16_F16, int_amdgcn_frexp_exp>;
 375 defm V_FLOOR_F16 : VOP1Inst <"v_floor_f16", VOP_F16_F16, ffloor>;
 376 defm V_CEIL_F16 : VOP1Inst <"v_ceil_f16", VOP_F16_F16, fceil>;
 377 defm V_TRUNC_F16 : VOP1Inst <"v_trunc_f16", VOP_F16_F16, ftrunc>;
 378 defm V_RNDNE_F16 : VOP1Inst <"v_rndne_f16", VOP_F16_F16, frint>;
 379 let FPDPRounding = 1 in {
 380 defm V_FRACT_F16 : VOP1Inst <"v_fract_f16", VOP_F16_F16, AMDGPUfract>;
 381 } // End FPDPRounding = 1
 382
 383 }
 384
 385 let OtherPredicates = [Has16BitInsts] in {
 386
 387 def : GCNPat<
 388     (f32 (f16_to_fp i16:$src)),
 389     (V_CVT_F32_F16_e32 $src)
 390 >;
 391
 392 def : GCNPat<
 393     (i16 (AMDGPUfp_to_f16 f32:$src)),
 394     (V_CVT_F16_F32_e32 $src)
 395 >;
 396
 397 }
 398
 399 def VOP_SWAP_I32 : VOPProfile<[i32, i32, i32, untyped]> {
 400   let Outs32 = (outs VGPR_32:$vdst, VGPR_32:$vdst1);
 401   let Ins32 = (ins VGPR_32:$src0, VGPR_32:$src1);
 402   let Outs64 = Outs32;
 403   let Asm32 = " $vdst, $src0";
 404   let Asm64 = "";
 405   let Ins64 = (ins);
 406 }
 407
 408 let SubtargetPredicate = isGFX9Plus in {
 409   def V_SWAP_B32 : VOP1_Pseudo<"v_swap_b32", VOP_SWAP_I32, [], 1> {
 410     let Constraints = "$vdst = $src1, $vdst1 = $src0";
 411     let DisableEncoding = "$vdst1,$src1";
 412     let SchedRW = [Write64Bit, Write64Bit];
 413   }
 414
 415   defm V_SAT_PK_U8_I16    : VOP1Inst<"v_sat_pk_u8_i16", VOP_I32_I32>;
 416   defm V_CVT_NORM_I16_F16 : VOP1Inst<"v_cvt_norm_i16_f16", VOP_I16_F16>;
 417   defm V_CVT_NORM_U16_F16 : VOP1Inst<"v_cvt_norm_u16_f16", VOP_I16_F16>;
 418 } // End SubtargetPredicate = isGFX9Plus
 419
 420 let SubtargetPredicate = isGFX9Only in {
 421   defm V_SCREEN_PARTITION_4SE_B32 : VOP1Inst <"v_screen_partition_4se_b32", VOP_I32_I32>;
 422 } // End SubtargetPredicate = isGFX9Only
 423
 424 let SubtargetPredicate = isGFX10Plus in {
 425   defm V_PIPEFLUSH        : VOP1Inst<"v_pipeflush", VOP_NONE>;
 426
 427   let Uses = [M0] in {
 428     // FIXME-GFX10: Should V_MOVRELSD_2_B32 be VOP_NO_EXT?
 429     defm V_MOVRELSD_2_B32 :
 430       VOP1Inst<"v_movrelsd_2_b32", VOP_NO_EXT<VOP_I32_I32>>;
 431
 432     def V_SWAPREL_B32 : VOP1_Pseudo<"v_swaprel_b32", VOP_SWAP_I32, [], 1> {
 433       let Constraints = "$vdst = $src1, $vdst1 = $src0";
 434       let DisableEncoding = "$vdst1,$src1";
 435       let SchedRW = [Write64Bit, Write64Bit];
 436     }
 437   } // End Uses = [M0]
 438 } // End SubtargetPredicate = isGFX10Plus
 439
 440 //===----------------------------------------------------------------------===//
 441 // Target-specific instruction encodings.
 442 //===----------------------------------------------------------------------===//
 443
 444 class VOP1_DPP<bits<8> op, VOP1_Pseudo ps, VOPProfile p = ps.Pfl, bit isDPP16 = 0> :
 445     VOP_DPP<ps.OpName, p, isDPP16> {
 446   let hasSideEffects = ps.hasSideEffects;
 447   let Defs = ps.Defs;
 448   let SchedRW = ps.SchedRW;
 449   let Uses = ps.Uses;
 450
 451   bits<8> vdst;
 452   let Inst{8-0}   = 0xfa;
 453   let Inst{16-9}  = op;
 454   let Inst{24-17} = !if(p.EmitDst, vdst{7-0}, 0);
 455   let Inst{31-25} = 0x3f;
 456 }
 457
 458 class VOP1_DPP16<bits<8> op, VOP1_Pseudo ps, VOPProfile p = ps.Pfl> :
 459     VOP1_DPP<op, ps, p, 1> {
 460   let AssemblerPredicate = !if(p.HasExt, HasDPP16, DisableInst);
 461   let SubtargetPredicate = HasDPP16;
 462 }
 463
 464 class VOP1_DPP8<bits<8> op, VOP1_Pseudo ps, VOPProfile p = ps.Pfl> :
 465     VOP_DPP8<ps.OpName, p> {
 466   let hasSideEffects = ps.hasSideEffects;
 467   let Defs = ps.Defs;
 468   let SchedRW = ps.SchedRW;
 469   let Uses = ps.Uses;
 470
 471   bits<8> vdst;
 472   let Inst{8-0}   = fi;
 473   let Inst{16-9}  = op;
 474   let Inst{24-17} = !if(p.EmitDst, vdst{7-0}, 0);
 475   let Inst{31-25} = 0x3f;
 476
 477   let AssemblerPredicate = !if(p.HasExt, HasDPP8, DisableInst);
 478   let SubtargetPredicate = HasDPP8;
 479 }
 480
 481 //===----------------------------------------------------------------------===//
 482 // GFX10.
 483 //===----------------------------------------------------------------------===//
 484
 485 let AssemblerPredicate = isGFX10Plus, DecoderNamespace = "GFX10" in {
 486   multiclass VOP1Only_Real_gfx10<bits<9> op> {
 487     def _gfx10 :
 488       VOP1_Real<!cast<VOP1_Pseudo>(NAME), SIEncodingFamily.GFX10>,
 489       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME).Pfl>;
 490   }
 491   multiclass VOP1_Real_e32_gfx10<bits<9> op> {
 492     def _e32_gfx10 :
 493       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.GFX10>,
 494       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 495   }
 496   multiclass VOP1_Real_e64_gfx10<bits<9> op> {
 497     def _e64_gfx10 :
 498       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.GFX10>,
 499       VOP3e_gfx10<{0, 1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 500   }
 501   multiclass VOP1_Real_sdwa_gfx10<bits<9> op> {
 502     def _sdwa_gfx10 :
 503       VOP_SDWA10_Real<!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 504       VOP1_SDWA9Ae<op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl> {
 505       let DecoderNamespace = "SDWA10";
 506     }
 507   }
 508   multiclass VOP1_Real_dpp_gfx10<bits<9> op> {
 509     def _dpp_gfx10 : VOP1_DPP16<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32")> {
 510       let DecoderNamespace = "SDWA10";
 511     }
 512   }
 513   multiclass VOP1_Real_dpp8_gfx10<bits<9> op> {
 514     def _dpp8_gfx10 : VOP1_DPP8<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32")> {
 515       let DecoderNamespace = "DPP8";
 516     }
 517   }
 518 } // End AssemblerPredicate = isGFX10Plus, DecoderNamespace = "GFX10"
 519
 520 multiclass VOP1_Real_gfx10_no_dpp<bits<9> op> :
 521   VOP1_Real_e32_gfx10<op>, VOP1_Real_e64_gfx10<op>,
 522   VOP1_Real_sdwa_gfx10<op>;
 523
 524 multiclass VOP1_Real_gfx10_no_dpp8<bits<9> op> :
 525   VOP1_Real_e32_gfx10<op>, VOP1_Real_e64_gfx10<op>,
 526   VOP1_Real_sdwa_gfx10<op>, VOP1_Real_dpp_gfx10<op>;
 527
 528 multiclass VOP1_Real_gfx10<bits<9> op> :
 529   VOP1_Real_gfx10_no_dpp8<op>, VOP1_Real_dpp8_gfx10<op>;
 530
 531 defm V_PIPEFLUSH         : VOP1_Real_gfx10<0x01b>;
 532 defm V_MOVRELSD_2_B32    : VOP1_Real_gfx10<0x048>;
 533 defm V_CVT_F16_U16       : VOP1_Real_gfx10<0x050>;
 534 defm V_CVT_F16_I16       : VOP1_Real_gfx10<0x051>;
 535 defm V_CVT_U16_F16       : VOP1_Real_gfx10<0x052>;
 536 defm V_CVT_I16_F16       : VOP1_Real_gfx10<0x053>;
 537 defm V_RCP_F16           : VOP1_Real_gfx10<0x054>;
 538 defm V_SQRT_F16          : VOP1_Real_gfx10<0x055>;
 539 defm V_RSQ_F16           : VOP1_Real_gfx10<0x056>;
 540 defm V_LOG_F16           : VOP1_Real_gfx10<0x057>;
 541 defm V_EXP_F16           : VOP1_Real_gfx10<0x058>;
 542 defm V_FREXP_MANT_F16    : VOP1_Real_gfx10<0x059>;
 543 defm V_FREXP_EXP_I16_F16 : VOP1_Real_gfx10<0x05a>;
 544 defm V_FLOOR_F16         : VOP1_Real_gfx10<0x05b>;
 545 defm V_CEIL_F16          : VOP1_Real_gfx10<0x05c>;
 546 defm V_TRUNC_F16         : VOP1_Real_gfx10<0x05d>;
 547 defm V_RNDNE_F16         : VOP1_Real_gfx10<0x05e>;
 548 defm V_FRACT_F16         : VOP1_Real_gfx10<0x05f>;
 549 defm V_SIN_F16           : VOP1_Real_gfx10<0x060>;
 550 defm V_COS_F16           : VOP1_Real_gfx10<0x061>;
 551 defm V_SAT_PK_U8_I16     : VOP1_Real_gfx10<0x062>;
 552 defm V_CVT_NORM_I16_F16  : VOP1_Real_gfx10<0x063>;
 553 defm V_CVT_NORM_U16_F16  : VOP1_Real_gfx10<0x064>;
 554
 555 defm V_SWAP_B32    : VOP1Only_Real_gfx10<0x065>;
 556 defm V_SWAPREL_B32 : VOP1Only_Real_gfx10<0x068>;
 557
 558 //===----------------------------------------------------------------------===//
 559 // GFX7, GFX10.
 560 //===----------------------------------------------------------------------===//
 561
 562 let AssemblerPredicate = isGFX7Only, DecoderNamespace = "GFX7" in {
 563   multiclass VOP1_Real_e32_gfx7<bits<9> op> {
 564     def _e32_gfx7 :
 565       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 566       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 567   }
 568   multiclass VOP1_Real_e64_gfx7<bits<9> op> {
 569     def _e64_gfx7 :
 570       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 571       VOP3e_gfx6_gfx7<{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 572   }
 573 } // End AssemblerPredicate = isGFX7Only, DecoderNamespace = "GFX7"
 574
 575 multiclass VOP1_Real_gfx7<bits<9> op> :
 576   VOP1_Real_e32_gfx7<op>, VOP1_Real_e64_gfx7<op>;
 577
 578 multiclass VOP1_Real_gfx7_gfx10<bits<9> op> :
 579   VOP1_Real_gfx7<op>, VOP1_Real_gfx10<op>;
 580
 581 defm V_LOG_LEGACY_F32 : VOP1_Real_gfx7<0x045>;
 582 defm V_EXP_LEGACY_F32 : VOP1_Real_gfx7<0x046>;
 583
 584 defm V_TRUNC_F64 : VOP1_Real_gfx7_gfx10<0x017>;
 585 defm V_CEIL_F64  : VOP1_Real_gfx7_gfx10<0x018>;
 586 defm V_RNDNE_F64 : VOP1_Real_gfx7_gfx10<0x019>;
 587 defm V_FLOOR_F64 : VOP1_Real_gfx7_gfx10<0x01a>;
 588
 589 //===----------------------------------------------------------------------===//
 590 // GFX6, GFX7, GFX10.
 591 //===----------------------------------------------------------------------===//
 592
 593 let AssemblerPredicate = isGFX6GFX7, DecoderNamespace = "GFX6GFX7" in {
 594   multiclass VOP1_Real_e32_gfx6_gfx7<bits<9> op> {
 595     def _e32_gfx6_gfx7 :
 596       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.SI>,
 597       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 598   }
 599   multiclass VOP1_Real_e64_gfx6_gfx7<bits<9> op> {
 600     def _e64_gfx6_gfx7 :
 601       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.SI>,
 602       VOP3e_gfx6_gfx7<{1, 1, op{6-0}}, !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 603   }
 604 } // End AssemblerPredicate = isGFX6GFX7, DecoderNamespace = "GFX6GFX7"
 605
 606 multiclass VOP1_Real_gfx6_gfx7<bits<9> op> :
 607   VOP1_Real_e32_gfx6_gfx7<op>, VOP1_Real_e64_gfx6_gfx7<op>;
 608
 609 multiclass VOP1_Real_gfx6_gfx7_gfx10<bits<9> op> :
 610   VOP1_Real_gfx6_gfx7<op>, VOP1_Real_gfx10<op>;
 611
 612 multiclass VOP1_Real_gfx6_gfx7_gfx10_no_dpp8<bits<9> op> :
 613   VOP1_Real_gfx6_gfx7<op>, VOP1_Real_gfx10_no_dpp8<op>;
 614
 615 multiclass VOP1_Real_gfx6_gfx7_gfx10_no_dpp<bits<9> op> :
 616   VOP1_Real_gfx6_gfx7<op>, VOP1_Real_gfx10_no_dpp<op>;
 617
 618 defm V_LOG_CLAMP_F32  : VOP1_Real_gfx6_gfx7<0x026>;
 619 defm V_RCP_CLAMP_F32  : VOP1_Real_gfx6_gfx7<0x028>;
 620 defm V_RCP_LEGACY_F32 : VOP1_Real_gfx6_gfx7<0x029>;
 621 defm V_RSQ_CLAMP_F32  : VOP1_Real_gfx6_gfx7<0x02c>;
 622 defm V_RSQ_LEGACY_F32 : VOP1_Real_gfx6_gfx7<0x02d>;
 623 defm V_RCP_CLAMP_F64  : VOP1_Real_gfx6_gfx7<0x030>;
 624 defm V_RSQ_CLAMP_F64  : VOP1_Real_gfx6_gfx7<0x032>;
 625
 626 defm V_NOP               : VOP1_Real_gfx6_gfx7_gfx10<0x000>;
 627 defm V_MOV_B32           : VOP1_Real_gfx6_gfx7_gfx10<0x001>;
 628 defm V_CVT_I32_F64       : VOP1_Real_gfx6_gfx7_gfx10<0x003>;
 629 defm V_CVT_F64_I32       : VOP1_Real_gfx6_gfx7_gfx10<0x004>;
 630 defm V_CVT_F32_I32       : VOP1_Real_gfx6_gfx7_gfx10<0x005>;
 631 defm V_CVT_F32_U32       : VOP1_Real_gfx6_gfx7_gfx10<0x006>;
 632 defm V_CVT_U32_F32       : VOP1_Real_gfx6_gfx7_gfx10<0x007>;
 633 defm V_CVT_I32_F32       : VOP1_Real_gfx6_gfx7_gfx10<0x008>;
 634 defm V_MOV_FED_B32       : VOP1_Real_gfx6_gfx7_gfx10<0x009>;
 635 defm V_CVT_F16_F32       : VOP1_Real_gfx6_gfx7_gfx10<0x00a>;
 636 defm V_CVT_F32_F16       : VOP1_Real_gfx6_gfx7_gfx10<0x00b>;
 637 defm V_CVT_RPI_I32_F32   : VOP1_Real_gfx6_gfx7_gfx10<0x00c>;
 638 defm V_CVT_FLR_I32_F32   : VOP1_Real_gfx6_gfx7_gfx10<0x00d>;
 639 defm V_CVT_OFF_F32_I4    : VOP1_Real_gfx6_gfx7_gfx10<0x00e>;
 640 defm V_CVT_F32_F64       : VOP1_Real_gfx6_gfx7_gfx10<0x00f>;
 641 defm V_CVT_F64_F32       : VOP1_Real_gfx6_gfx7_gfx10<0x010>;
 642 defm V_CVT_F32_UBYTE0    : VOP1_Real_gfx6_gfx7_gfx10<0x011>;
 643 defm V_CVT_F32_UBYTE1    : VOP1_Real_gfx6_gfx7_gfx10<0x012>;
 644 defm V_CVT_F32_UBYTE2    : VOP1_Real_gfx6_gfx7_gfx10<0x013>;
 645 defm V_CVT_F32_UBYTE3    : VOP1_Real_gfx6_gfx7_gfx10<0x014>;
 646 defm V_CVT_U32_F64       : VOP1_Real_gfx6_gfx7_gfx10<0x015>;
 647 defm V_CVT_F64_U32       : VOP1_Real_gfx6_gfx7_gfx10<0x016>;
 648 defm V_FRACT_F32         : VOP1_Real_gfx6_gfx7_gfx10<0x020>;
 649 defm V_TRUNC_F32         : VOP1_Real_gfx6_gfx7_gfx10<0x021>;
 650 defm V_CEIL_F32          : VOP1_Real_gfx6_gfx7_gfx10<0x022>;
 651 defm V_RNDNE_F32         : VOP1_Real_gfx6_gfx7_gfx10<0x023>;
 652 defm V_FLOOR_F32         : VOP1_Real_gfx6_gfx7_gfx10<0x024>;
 653 defm V_EXP_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x025>;
 654 defm V_LOG_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x027>;
 655 defm V_RCP_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x02a>;
 656 defm V_RCP_IFLAG_F32     : VOP1_Real_gfx6_gfx7_gfx10<0x02b>;
 657 defm V_RSQ_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x02e>;
 658 defm V_RCP_F64           : VOP1_Real_gfx6_gfx7_gfx10<0x02f>;
 659 defm V_RSQ_F64           : VOP1_Real_gfx6_gfx7_gfx10<0x031>;
 660 defm V_SQRT_F32          : VOP1_Real_gfx6_gfx7_gfx10<0x033>;
 661 defm V_SQRT_F64          : VOP1_Real_gfx6_gfx7_gfx10<0x034>;
 662 defm V_SIN_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x035>;
 663 defm V_COS_F32           : VOP1_Real_gfx6_gfx7_gfx10<0x036>;
 664 defm V_NOT_B32           : VOP1_Real_gfx6_gfx7_gfx10<0x037>;
 665 defm V_BFREV_B32         : VOP1_Real_gfx6_gfx7_gfx10<0x038>;
 666 defm V_FFBH_U32          : VOP1_Real_gfx6_gfx7_gfx10<0x039>;
 667 defm V_FFBL_B32          : VOP1_Real_gfx6_gfx7_gfx10<0x03a>;
 668 defm V_FFBH_I32          : VOP1_Real_gfx6_gfx7_gfx10<0x03b>;
 669 defm V_FREXP_EXP_I32_F64 : VOP1_Real_gfx6_gfx7_gfx10<0x03c>;
 670 defm V_FREXP_MANT_F64    : VOP1_Real_gfx6_gfx7_gfx10<0x03d>;
 671 defm V_FRACT_F64         : VOP1_Real_gfx6_gfx7_gfx10<0x03e>;
 672 defm V_FREXP_EXP_I32_F32 : VOP1_Real_gfx6_gfx7_gfx10<0x03f>;
 673 defm V_FREXP_MANT_F32    : VOP1_Real_gfx6_gfx7_gfx10<0x040>;
 674 defm V_CLREXCP           : VOP1_Real_gfx6_gfx7_gfx10<0x041>;
 675 defm V_MOVRELD_B32       : VOP1_Real_gfx6_gfx7_gfx10_no_dpp<0x042>;
 676 defm V_MOVRELS_B32       : VOP1_Real_gfx6_gfx7_gfx10_no_dpp8<0x043>;
 677 defm V_MOVRELSD_B32      : VOP1_Real_gfx6_gfx7_gfx10_no_dpp8<0x044>;
 678
 679 //===----------------------------------------------------------------------===//
 680 // GFX8, GFX9 (VI).
 681 //===----------------------------------------------------------------------===//
 682
 683 class VOP1_DPPe <bits<8> op, VOP1_DPP_Pseudo ps, VOPProfile P = ps.Pfl> :
 684   VOP_DPPe <P> {
 685   bits<8> vdst;
 686   let Inst{8-0}   = 0xfa; // dpp
 687   let Inst{16-9}  = op;
 688   let Inst{24-17} = !if(P.EmitDst, vdst{7-0}, 0);
 689   let Inst{31-25} = 0x3f; //encoding
 690 }
 691
 692 multiclass VOP1Only_Real_vi <bits<10> op> {
 693   let AssemblerPredicates = [isGFX8GFX9], DecoderNamespace = "GFX8" in {
 694     def _vi :
 695       VOP1_Real<!cast<VOP1_Pseudo>(NAME), SIEncodingFamily.VI>,
 696       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME).Pfl>;
 697   }
 698 }
 699
 700 multiclass VOP1_Real_e32e64_vi <bits<10> op> {
 701   let AssemblerPredicates = [isGFX8GFX9], DecoderNamespace = "GFX8" in {
 702     def _e32_vi :
 703       VOP1_Real<!cast<VOP1_Pseudo>(NAME#"_e32"), SIEncodingFamily.VI>,
 704       VOP1e<op{7-0}, !cast<VOP1_Pseudo>(NAME#"_e32").Pfl>;
 705     def _e64_vi :
 706       VOP3_Real<!cast<VOP3_Pseudo>(NAME#"_e64"), SIEncodingFamily.VI>,
 707       VOP3e_vi <!add(0x140, op), !cast<VOP3_Pseudo>(NAME#"_e64").Pfl>;
 708   }
 709 }
 710
 711 multiclass VOP1_Real_vi <bits<10> op> {
 712   defm NAME : VOP1_Real_e32e64_vi <op>;
 713
 714   def _sdwa_vi :
 715     VOP_SDWA_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 716     VOP1_SDWAe <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 717
 718   def _sdwa_gfx9 :
 719     VOP_SDWA9_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 720     VOP1_SDWA9Ae <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 721
 722   foreach _ = BoolToList<!cast<VOP1_Pseudo>(NAME#"_e32").Pfl.HasExtDPP>.ret in
 723     def _dpp_vi :
 724       VOP_DPP_Real<!cast<VOP1_DPP_Pseudo>(NAME#"_dpp"), SIEncodingFamily.VI>,
 725       VOP1_DPPe<op{7-0}, !cast<VOP1_DPP_Pseudo>(NAME#"_dpp")>;
 726 }
 727
 728 defm V_NOP               : VOP1_Real_vi <0x0>;
 729 defm V_MOV_B32           : VOP1_Real_vi <0x1>;
 730 defm V_CVT_I32_F64       : VOP1_Real_vi <0x3>;
 731 defm V_CVT_F64_I32       : VOP1_Real_vi <0x4>;
 732 defm V_CVT_F32_I32       : VOP1_Real_vi <0x5>;
 733 defm V_CVT_F32_U32       : VOP1_Real_vi <0x6>;
 734 defm V_CVT_U32_F32       : VOP1_Real_vi <0x7>;
 735 defm V_CVT_I32_F32       : VOP1_Real_vi <0x8>;
 736 defm V_MOV_FED_B32       : VOP1_Real_vi <0x9>;
 737 defm V_CVT_F16_F32       : VOP1_Real_vi <0xa>;
 738 defm V_CVT_F32_F16       : VOP1_Real_vi <0xb>;
 739 defm V_CVT_RPI_I32_F32   : VOP1_Real_vi <0xc>;
 740 defm V_CVT_FLR_I32_F32   : VOP1_Real_vi <0xd>;
 741 defm V_CVT_OFF_F32_I4    : VOP1_Real_vi <0xe>;
 742 defm V_CVT_F32_F64       : VOP1_Real_vi <0xf>;
 743 defm V_CVT_F64_F32       : VOP1_Real_vi <0x10>;
 744 defm V_CVT_F32_UBYTE0    : VOP1_Real_vi <0x11>;
 745 defm V_CVT_F32_UBYTE1    : VOP1_Real_vi <0x12>;
 746 defm V_CVT_F32_UBYTE2    : VOP1_Real_vi <0x13>;
 747 defm V_CVT_F32_UBYTE3    : VOP1_Real_vi <0x14>;
 748 defm V_CVT_U32_F64       : VOP1_Real_vi <0x15>;
 749 defm V_CVT_F64_U32       : VOP1_Real_vi <0x16>;
 750 defm V_FRACT_F32         : VOP1_Real_vi <0x1b>;
 751 defm V_TRUNC_F32         : VOP1_Real_vi <0x1c>;
 752 defm V_CEIL_F32          : VOP1_Real_vi <0x1d>;
 753 defm V_RNDNE_F32         : VOP1_Real_vi <0x1e>;
 754 defm V_FLOOR_F32         : VOP1_Real_vi <0x1f>;
 755 defm V_EXP_F32           : VOP1_Real_vi <0x20>;
 756 defm V_LOG_F32           : VOP1_Real_vi <0x21>;
 757 defm V_RCP_F32           : VOP1_Real_vi <0x22>;
 758 defm V_RCP_IFLAG_F32     : VOP1_Real_vi <0x23>;
 759 defm V_RSQ_F32           : VOP1_Real_vi <0x24>;
 760 defm V_RCP_F64           : VOP1_Real_vi <0x25>;
 761 defm V_RSQ_F64           : VOP1_Real_vi <0x26>;
 762 defm V_SQRT_F32          : VOP1_Real_vi <0x27>;
 763 defm V_SQRT_F64          : VOP1_Real_vi <0x28>;
 764 defm V_SIN_F32           : VOP1_Real_vi <0x29>;
 765 defm V_COS_F32           : VOP1_Real_vi <0x2a>;
 766 defm V_NOT_B32           : VOP1_Real_vi <0x2b>;
 767 defm V_BFREV_B32         : VOP1_Real_vi <0x2c>;
 768 defm V_FFBH_U32          : VOP1_Real_vi <0x2d>;
 769 defm V_FFBL_B32          : VOP1_Real_vi <0x2e>;
 770 defm V_FFBH_I32          : VOP1_Real_vi <0x2f>;
 771 defm V_FREXP_EXP_I32_F64 : VOP1_Real_vi <0x30>;
 772 defm V_FREXP_MANT_F64    : VOP1_Real_vi <0x31>;
 773 defm V_FRACT_F64         : VOP1_Real_vi <0x32>;
 774 defm V_FREXP_EXP_I32_F32 : VOP1_Real_vi <0x33>;
 775 defm V_FREXP_MANT_F32    : VOP1_Real_vi <0x34>;
 776 defm V_CLREXCP           : VOP1_Real_vi <0x35>;
 777 defm V_MOVRELD_B32       : VOP1_Real_e32e64_vi <0x36>;
 778 defm V_MOVRELS_B32       : VOP1_Real_e32e64_vi <0x37>;
 779 defm V_MOVRELSD_B32      : VOP1_Real_e32e64_vi <0x38>;
 780 defm V_TRUNC_F64         : VOP1_Real_vi <0x17>;
 781 defm V_CEIL_F64          : VOP1_Real_vi <0x18>;
 782 defm V_FLOOR_F64         : VOP1_Real_vi <0x1A>;
 783 defm V_RNDNE_F64         : VOP1_Real_vi <0x19>;
 784 defm V_LOG_LEGACY_F32    : VOP1_Real_vi <0x4c>;
 785 defm V_EXP_LEGACY_F32    : VOP1_Real_vi <0x4b>;
 786 defm V_CVT_F16_U16       : VOP1_Real_vi <0x39>;
 787 defm V_CVT_F16_I16       : VOP1_Real_vi <0x3a>;
 788 defm V_CVT_U16_F16       : VOP1_Real_vi <0x3b>;
 789 defm V_CVT_I16_F16       : VOP1_Real_vi <0x3c>;
 790 defm V_RCP_F16           : VOP1_Real_vi <0x3d>;
 791 defm V_SQRT_F16          : VOP1_Real_vi <0x3e>;
 792 defm V_RSQ_F16           : VOP1_Real_vi <0x3f>;
 793 defm V_LOG_F16           : VOP1_Real_vi <0x40>;
 794 defm V_EXP_F16           : VOP1_Real_vi <0x41>;
 795 defm V_FREXP_MANT_F16    : VOP1_Real_vi <0x42>;
 796 defm V_FREXP_EXP_I16_F16 : VOP1_Real_vi <0x43>;
 797 defm V_FLOOR_F16         : VOP1_Real_vi <0x44>;
 798 defm V_CEIL_F16          : VOP1_Real_vi <0x45>;
 799 defm V_TRUNC_F16         : VOP1_Real_vi <0x46>;
 800 defm V_RNDNE_F16         : VOP1_Real_vi <0x47>;
 801 defm V_FRACT_F16         : VOP1_Real_vi <0x48>;
 802 defm V_SIN_F16           : VOP1_Real_vi <0x49>;
 803 defm V_COS_F16           : VOP1_Real_vi <0x4a>;
 804 defm V_SWAP_B32          : VOP1Only_Real_vi <0x51>;
 805
 806 defm V_SAT_PK_U8_I16     : VOP1_Real_vi<0x4f>;
 807 defm V_CVT_NORM_I16_F16  : VOP1_Real_vi<0x4d>;
 808 defm V_CVT_NORM_U16_F16  : VOP1_Real_vi<0x4e>;
 809
 810 // Copy of v_mov_b32 with $vdst as a use operand for use with VGPR
 811 // indexing mode. vdst can't be treated as a def for codegen purposes,
 812 // and an implicit use and def of the super register should be added.
 813 def V_MOV_B32_indirect : VPseudoInstSI<(outs),
 814   (ins getVALUDstForVT<i32>.ret:$vdst, getVOPSrc0ForVT<i32>.ret:$src0)>,
 815   PseudoInstExpansion<(V_MOV_B32_e32_vi getVALUDstForVT<i32>.ret:$vdst,
 816                                         getVOPSrc0ForVT<i32>.ret:$src0)> {
 817   let VOP1 = 1;
 818   let SubtargetPredicate = isGFX8GFX9;
 819 }
 820
 821 // This is a pseudo variant of the v_movreld_b32 instruction in which the
 822 // vector operand appears only twice, once as def and once as use. Using this
 823 // pseudo avoids problems with the Two Address instructions pass.
 824 class V_MOVRELD_B32_pseudo<RegisterClass rc> : VPseudoInstSI <
 825   (outs rc:$vdst),
 826   (ins rc:$vsrc, VSrc_b32:$val, i32imm:$offset)> {
 827   let VOP1 = 1;
 828
 829   let Constraints = "$vsrc = $vdst";
 830   let Uses = [M0, EXEC];
 831
 832   let SubtargetPredicate = HasMovrel;
 833 }
 834
 835 def V_MOVRELD_B32_V1 : V_MOVRELD_B32_pseudo<VGPR_32>;
 836 def V_MOVRELD_B32_V2 : V_MOVRELD_B32_pseudo<VReg_64>;
 837 def V_MOVRELD_B32_V4 : V_MOVRELD_B32_pseudo<VReg_128>;
 838 def V_MOVRELD_B32_V8 : V_MOVRELD_B32_pseudo<VReg_256>;
 839 def V_MOVRELD_B32_V16 : V_MOVRELD_B32_pseudo<VReg_512>;
 840
 841 let OtherPredicates = [isGFX8GFX9] in {
 842
 843 def : GCNPat <
 844   (i32 (int_amdgcn_mov_dpp i32:$src, timm:$dpp_ctrl, timm:$row_mask, timm:$bank_mask,
 845                       timm:$bound_ctrl)),
 846   (V_MOV_B32_dpp $src, $src, (as_i32imm $dpp_ctrl),
 847                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 848                        (as_i1imm $bound_ctrl))
 849 >;
 850
 851 def : GCNPat <
 852   (i32 (int_amdgcn_update_dpp i32:$old, i32:$src, timm:$dpp_ctrl, timm:$row_mask,
 853                       timm:$bank_mask, timm:$bound_ctrl)),
 854   (V_MOV_B32_dpp $old, $src, (as_i32imm $dpp_ctrl),
 855                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 856                        (as_i1imm $bound_ctrl))
 857 >;
 858
 859 } // End OtherPredicates = [isGFX8GFX9]
 860
 861 let OtherPredicates = [isGFX8Plus] in {
 862 def : GCNPat<
 863   (i32 (anyext i16:$src)),
 864   (COPY $src)
 865 >;
 866
 867 def : GCNPat<
 868    (i64 (anyext i16:$src)),
 869    (REG_SEQUENCE VReg_64,
 870      (i32 (COPY $src)), sub0,
 871      (V_MOV_B32_e32 (i32 0)), sub1)
 872 >;
 873
 874 def : GCNPat<
 875   (i16 (trunc i32:$src)),
 876   (COPY $src)
 877 >;
 878
 879 def : GCNPat <
 880   (i16 (trunc i64:$src)),
 881   (EXTRACT_SUBREG $src, sub0)
 882 >;
 883
 884 } // End OtherPredicates = [isGFX8Plus]
 885
 886 //===----------------------------------------------------------------------===//
 887 // GFX9
 888 //===----------------------------------------------------------------------===//
 889
 890 multiclass VOP1_Real_gfx9 <bits<10> op> {
 891   let AssemblerPredicates = [isGFX9Only], DecoderNamespace = "GFX9" in {
 892     defm NAME : VOP1_Real_e32e64_vi <op>;
 893   }
 894
 895   def _sdwa_gfx9 :
 896     VOP_SDWA9_Real <!cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa")>,
 897     VOP1_SDWA9Ae <op{7-0}, !cast<VOP1_SDWA_Pseudo>(NAME#"_sdwa").Pfl>;
 898
 899   foreach _ = BoolToList<!cast<VOP1_Pseudo>(NAME#"_e32").Pfl.HasExtDPP>.ret in
 900     def _dpp_gfx9 :
 901       VOP_DPP_Real<!cast<VOP1_DPP_Pseudo>(NAME#"_dpp"), SIEncodingFamily.GFX9>,
 902       VOP1_DPPe<op{7-0}, !cast<VOP1_DPP_Pseudo>(NAME#"_dpp")>;
 903
 904 }
 905
 906 defm V_SCREEN_PARTITION_4SE_B32 : VOP1_Real_gfx9 <0x37>;
 907
 908 //===----------------------------------------------------------------------===//
 909 // GFX10
 910 //===----------------------------------------------------------------------===//
 911
 912 let OtherPredicates = [isGFX10Plus] in {
 913 def : GCNPat <
 914   (i32 (int_amdgcn_mov_dpp8 i32:$src, timm:$dpp8)),
 915   (V_MOV_B32_dpp8_gfx10 $src, $src, (as_i32imm $dpp8), (i32 DPP8Mode.FI_0))
 916 >;
 917
 918 def : GCNPat <
 919   (i32 (int_amdgcn_mov_dpp i32:$src, timm:$dpp_ctrl, timm:$row_mask, timm:$bank_mask,
 920                       timm:$bound_ctrl)),
 921   (V_MOV_B32_dpp_gfx10 $src, $src, (as_i32imm $dpp_ctrl),
 922                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 923                        (as_i1imm $bound_ctrl), (i32 0))
 924 >;
 925
 926 def : GCNPat <
 927   (i32 (int_amdgcn_update_dpp i32:$old, i32:$src, timm:$dpp_ctrl, timm:$row_mask,
 928                               timm:$bank_mask, timm:$bound_ctrl)),
 929   (V_MOV_B32_dpp_gfx10 $old, $src, (as_i32imm $dpp_ctrl),
 930                        (as_i32imm $row_mask), (as_i32imm $bank_mask),
 931                        (as_i1imm $bound_ctrl), (i32 0))
 932 >;
 933 } // End OtherPredicates = [isGFX10Plus]