lib/Target/X86/README.txt

   1 //===---------------------------------------------------------------------===//
   2 // Random ideas for the X86 backend.
   3 //===---------------------------------------------------------------------===//
   4
   5 Add a MUL2U and MUL2S nodes to represent a multiply that returns both the
   6 Hi and Lo parts (combination of MUL and MULH[SU] into one node).  Add this to
   7 X86, & make the dag combiner produce it when needed.  This will eliminate one
   8 imul from the code generated for:
   9
  10 long long test(long long X, long long Y) { return X*Y; }
  11
  12 by using the EAX result from the mul.  We should add a similar node for
  13 DIVREM.
  14
  15 another case is:
  16
  17 long long test(int X, int Y) { return (long long)X*Y; }
  18
  19 ... which should only be one imul instruction.
  20
  21 //===---------------------------------------------------------------------===//
  22
  23 This should be one DIV/IDIV instruction, not a libcall:
  24
  25 unsigned test(unsigned long long X, unsigned Y) {
  26         return X/Y;
  27 }
  28
  29 This can be done trivially with a custom legalizer.  What about overflow
  30 though?  http://gcc.gnu.org/bugzilla/show_bug.cgi?id=14224
  31
  32 //===---------------------------------------------------------------------===//
  33
  34 Some targets (e.g. athlons) prefer freep to fstp ST(0):
  35 http://gcc.gnu.org/ml/gcc-patches/2004-04/msg00659.html
  36
  37 //===---------------------------------------------------------------------===//
  38
  39 This should use fiadd on chips where it is profitable:
  40 double foo(double P, int *I) { return P+*I; }
  41
  42 We have fiadd patterns now but the followings have the same cost and
  43 complexity. We need a way to specify the later is more profitable.
  44
  45 def FpADD32m  : FpI<(ops RFP:$dst, RFP:$src1, f32mem:$src2), OneArgFPRW,
  46                     [(set RFP:$dst, (fadd RFP:$src1,
  47                                      (extloadf64f32 addr:$src2)))]>;
  48                 // ST(0) = ST(0) + [mem32]
  49
  50 def FpIADD32m : FpI<(ops RFP:$dst, RFP:$src1, i32mem:$src2), OneArgFPRW,
  51                     [(set RFP:$dst, (fadd RFP:$src1,
  52                                      (X86fild addr:$src2, i32)))]>;
  53                 // ST(0) = ST(0) + [mem32int]
  54
  55 //===---------------------------------------------------------------------===//
  56
  57 The FP stackifier needs to be global.  Also, it should handle simple permutates
  58 to reduce number of shuffle instructions, e.g. turning:
  59
  60 fld P   ->              fld Q
  61 fld Q                   fld P
  62 fxch
  63
  64 or:
  65
  66 fxch    ->              fucomi
  67 fucomi                  jl X
  68 jg X
  69
  70 Ideas:
  71 http://gcc.gnu.org/ml/gcc-patches/2004-11/msg02410.html
  72
  73
  74 //===---------------------------------------------------------------------===//
  75
  76 Improvements to the multiply -> shift/add algorithm:
  77 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg01590.html
  78
  79 //===---------------------------------------------------------------------===//
  80
  81 Improve code like this (occurs fairly frequently, e.g. in LLVM):
  82 long long foo(int x) { return 1LL << x; }
  83
  84 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01109.html
  85 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01128.html
  86 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01136.html
  87
  88 Another useful one would be  ~0ULL >> X and ~0ULL << X.
  89
  90 //===---------------------------------------------------------------------===//
  91
  92 Compile this:
  93 _Bool f(_Bool a) { return a!=1; }
  94
  95 into:
  96         movzbl  %dil, %eax
  97         xorl    $1, %eax
  98         ret
  99
 100 //===---------------------------------------------------------------------===//
 101
 102 Some isel ideas:
 103
 104 1. Dynamic programming based approach when compile time if not an
 105    issue.
 106 2. Code duplication (addressing mode) during isel.
 107 3. Other ideas from "Register-Sensitive Selection, Duplication, and
 108    Sequencing of Instructions".
 109 4. Scheduling for reduced register pressure.  E.g. "Minimum Register
 110    Instruction Sequence Problem: Revisiting Optimal Code Generation for DAGs"
 111    and other related papers.
 112    http://citeseer.ist.psu.edu/govindarajan01minimum.html
 113
 114 //===---------------------------------------------------------------------===//
 115
 116 Should we promote i16 to i32 to avoid partial register update stalls?
 117
 118 //===---------------------------------------------------------------------===//
 119
 120 Leave any_extend as pseudo instruction and hint to register
 121 allocator. Delay codegen until post register allocation.
 122
 123 //===---------------------------------------------------------------------===//
 124
 125 Add a target specific hook to DAG combiner to handle SINT_TO_FP and
 126 FP_TO_SINT when the source operand is already in memory.
 127
 128 //===---------------------------------------------------------------------===//
 129
 130 Model X86 EFLAGS as a real register to avoid redudant cmp / test. e.g.
 131
 132         cmpl $1, %eax
 133         setg %al
 134         testb %al, %al  # unnecessary
 135         jne .BB7
 136
 137 //===---------------------------------------------------------------------===//
 138
 139 Count leading zeros and count trailing zeros:
 140
 141 int clz(int X) { return __builtin_clz(X); }
 142 int ctz(int X) { return __builtin_ctz(X); }
 143
 144 $ gcc t.c -S -o - -O3  -fomit-frame-pointer -masm=intel
 145 clz:
 146         bsr     %eax, DWORD PTR [%esp+4]
 147         xor     %eax, 31
 148         ret
 149 ctz:
 150         bsf     %eax, DWORD PTR [%esp+4]
 151         ret
 152
 153 however, check that these are defined for 0 and 32.  Our intrinsics are, GCC's
 154 aren't.
 155
 156 //===---------------------------------------------------------------------===//
 157
 158 Use push/pop instructions in prolog/epilog sequences instead of stores off
 159 ESP (certain code size win, perf win on some [which?] processors).
 160 Also, it appears icc use push for parameter passing. Need to investigate.
 161
 162 //===---------------------------------------------------------------------===//
 163
 164 Only use inc/neg/not instructions on processors where they are faster than
 165 add/sub/xor.  They are slower on the P4 due to only updating some processor
 166 flags.
 167
 168 //===---------------------------------------------------------------------===//
 169
 170 Open code rint,floor,ceil,trunc:
 171 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg02006.html
 172 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg02011.html
 173
 174 //===---------------------------------------------------------------------===//
 175
 176 Combine: a = sin(x), b = cos(x) into a,b = sincos(x).
 177
 178 Expand these to calls of sin/cos and stores:
 179       double sincos(double x, double *sin, double *cos);
 180       float sincosf(float x, float *sin, float *cos);
 181       long double sincosl(long double x, long double *sin, long double *cos);
 182
 183 Doing so could allow SROA of the destination pointers.  See also:
 184 http://gcc.gnu.org/bugzilla/show_bug.cgi?id=17687
 185
 186 //===---------------------------------------------------------------------===//
 187
 188 The instruction selector sometimes misses folding a load into a compare.  The
 189 pattern is written as (cmp reg, (load p)).  Because the compare isn't
 190 commutative, it is not matched with the load on both sides.  The dag combiner
 191 should be made smart enough to cannonicalize the load into the RHS of a compare
 192 when it can invert the result of the compare for free.
 193
 194 //===---------------------------------------------------------------------===//
 195
 196 LSR should be turned on for the X86 backend and tuned to take advantage of its
 197 addressing modes.
 198
 199 //===---------------------------------------------------------------------===//
 200
 201 When compiled with unsafemath enabled, "main" should enable SSE DAZ mode and
 202 other fast SSE modes.
 203
 204 //===---------------------------------------------------------------------===//
 205
 206 Think about doing i64 math in SSE regs.
 207
 208 //===---------------------------------------------------------------------===//
 209
 210 The DAG Isel doesn't fold the loads into the adds in this testcase.  The
 211 pattern selector does.  This is because the chain value of the load gets
 212 selected first, and the loads aren't checking to see if they are only used by
 213 and add.
 214
 215 .ll:
 216
 217 int %test(int* %x, int* %y, int* %z) {
 218         %X = load int* %x
 219         %Y = load int* %y
 220         %Z = load int* %z
 221         %a = add int %X, %Y
 222         %b = add int %a, %Z
 223         ret int %b
 224 }
 225
 226 dag isel:
 227
 228 _test:
 229         movl 4(%esp), %eax
 230         movl (%eax), %eax
 231         movl 8(%esp), %ecx
 232         movl (%ecx), %ecx
 233         addl %ecx, %eax
 234         movl 12(%esp), %ecx
 235         movl (%ecx), %ecx
 236         addl %ecx, %eax
 237         ret
 238
 239 pattern isel:
 240
 241 _test:
 242         movl 12(%esp), %ecx
 243         movl 4(%esp), %edx
 244         movl 8(%esp), %eax
 245         movl (%eax), %eax
 246         addl (%edx), %eax
 247         addl (%ecx), %eax
 248         ret
 249
 250 This is bad for register pressure, though the dag isel is producing a
 251 better schedule. :)
 252
 253 //===---------------------------------------------------------------------===//
 254
 255 This testcase should have no SSE instructions in it, and only one load from
 256 a constant pool:
 257
 258 double %test3(bool %B) {
 259         %C = select bool %B, double 123.412, double 523.01123123
 260         ret double %C
 261 }
 262
 263 Currently, the select is being lowered, which prevents the dag combiner from
 264 turning 'select (load CPI1), (load CPI2)' -> 'load (select CPI1, CPI2)'
 265
 266 The pattern isel got this one right.
 267
 268 //===---------------------------------------------------------------------===//
 269
 270 We need to lower switch statements to tablejumps when appropriate instead of
 271 always into binary branch trees.
 272
 273 //===---------------------------------------------------------------------===//
 274
 275 SSE doesn't have [mem] op= reg instructions.  If we have an SSE instruction
 276 like this:
 277
 278   X += y
 279
 280 and the register allocator decides to spill X, it is cheaper to emit this as:
 281
 282 Y += [xslot]
 283 store Y -> [xslot]
 284
 285 than as:
 286
 287 tmp = [xslot]
 288 tmp += y
 289 store tmp -> [xslot]
 290
 291 ..and this uses one fewer register (so this should be done at load folding
 292 time, not at spiller time).  *Note* however that this can only be done
 293 if Y is dead.  Here's a testcase:
 294
 295 %.str_3 = external global [15 x sbyte]          ; <[15 x sbyte]*> [#uses=0]
 296 implementation   ; Functions:
 297 declare void %printf(int, ...)
 298 void %main() {
 299 build_tree.exit:
 300         br label %no_exit.i7
 301 no_exit.i7:             ; preds = %no_exit.i7, %build_tree.exit
 302         %tmp.0.1.0.i9 = phi double [ 0.000000e+00, %build_tree.exit ], [ %tmp.34.i18, %no_exit.i7 ]      ; <double> [#uses=1]
 303         %tmp.0.0.0.i10 = phi double [ 0.000000e+00, %build_tree.exit ], [ %tmp.28.i16, %no_exit.i7 ]     ; <double> [#uses=1]
 304         %tmp.28.i16 = add double %tmp.0.0.0.i10, 0.000000e+00
 305         %tmp.34.i18 = add double %tmp.0.1.0.i9, 0.000000e+00
 306         br bool false, label %Compute_Tree.exit23, label %no_exit.i7
 307 Compute_Tree.exit23:            ; preds = %no_exit.i7
 308         tail call void (int, ...)* %printf( int 0 )
 309         store double %tmp.34.i18, double* null
 310         ret void
 311 }
 312
 313 We currently emit:
 314
 315 .BBmain_1:
 316         xorpd %XMM1, %XMM1
 317         addsd %XMM0, %XMM1
 318 ***     movsd %XMM2, QWORD PTR [%ESP + 8]
 319 ***     addsd %XMM2, %XMM1
 320 ***     movsd QWORD PTR [%ESP + 8], %XMM2
 321         jmp .BBmain_1   # no_exit.i7
 322
 323 This is a bugpoint reduced testcase, which is why the testcase doesn't make
 324 much sense (e.g. its an infinite loop). :)
 325
 326 //===---------------------------------------------------------------------===//
 327
 328 None of the FPStack instructions are handled in
 329 X86RegisterInfo::foldMemoryOperand, which prevents the spiller from
 330 folding spill code into the instructions.
 331
 332 //===---------------------------------------------------------------------===//
 333
 334 In many cases, LLVM generates code like this:
 335
 336 _test:
 337         movl 8(%esp), %eax
 338         cmpl %eax, 4(%esp)
 339         setl %al
 340         movzbl %al, %eax
 341         ret
 342
 343 on some processors (which ones?), it is more efficient to do this:
 344
 345 _test:
 346         movl 8(%esp), %ebx
 347         xor %eax, %eax
 348         cmpl %ebx, 4(%esp)
 349         setl %al
 350         ret
 351
 352 Doing this correctly is tricky though, as the xor clobbers the flags.
 353
 354 //===---------------------------------------------------------------------===//
 355
 356 We should generate 'test' instead of 'cmp' in various cases, e.g.:
 357
 358 bool %test(int %X) {
 359         %Y = shl int %X, ubyte 1
 360         %C = seteq int %Y, 0
 361         ret bool %C
 362 }
 363 bool %test(int %X) {
 364         %Y = and int %X, 8
 365         %C = seteq int %Y, 0
 366         ret bool %C
 367 }
 368
 369 This may just be a matter of using 'test' to write bigger patterns for X86cmp.
 370
 371 //===---------------------------------------------------------------------===//
 372
 373 SSE should implement 'select_cc' using 'emulated conditional moves' that use
 374 pcmp/pand/pandn/por to do a selection instead of a conditional branch:
 375
 376 double %X(double %Y, double %Z, double %A, double %B) {
 377         %C = setlt double %A, %B
 378         %z = add double %Z, 0.0    ;; select operand is not a load
 379         %D = select bool %C, double %Y, double %z
 380         ret double %D
 381 }
 382
 383 We currently emit:
 384
 385 _X:
 386         subl $12, %esp
 387         xorpd %xmm0, %xmm0
 388         addsd 24(%esp), %xmm0
 389         movsd 32(%esp), %xmm1
 390         movsd 16(%esp), %xmm2
 391         ucomisd 40(%esp), %xmm1
 392         jb LBB_X_2
 393 LBB_X_1:
 394         movsd %xmm0, %xmm2
 395 LBB_X_2:
 396         movsd %xmm2, (%esp)
 397         fldl (%esp)
 398         addl $12, %esp
 399         ret
 400
 401 //===---------------------------------------------------------------------===//
 402
 403 We should generate bts/btr/etc instructions on targets where they are cheap or
 404 when codesize is important.  e.g., for:
 405
 406 void setbit(int *target, int bit) {
 407     *target |= (1 << bit);
 408 }
 409 void clearbit(int *target, int bit) {
 410     *target &= ~(1 << bit);
 411 }
 412
 413 //===---------------------------------------------------------------------===//
 414
 415 Instead of the following for memset char*, 1, 10:
 416
 417         movl $16843009, 4(%edx)
 418         movl $16843009, (%edx)
 419         movw $257, 8(%edx)
 420
 421 It might be better to generate
 422
 423         movl $16843009, %eax
 424         movl %eax, 4(%edx)
 425         movl %eax, (%edx)
 426         movw al, 8(%edx)
 427
 428 when we can spare a register. It reduces code size.
 429
 430 //===---------------------------------------------------------------------===//
 431
 432 It's not clear whether we should use pxor or xorps / xorpd to clear XMM
 433 registers. The choice may depend on subtarget information. We should do some
 434 more experiments on different x86 machines.
 435
 436 //===---------------------------------------------------------------------===//
 437
 438 Evaluate what the best way to codegen sdiv X, (2^C) is.  For X/8, we currently
 439 get this:
 440
 441 int %test1(int %X) {
 442         %Y = div int %X, 8
 443         ret int %Y
 444 }
 445
 446 _test1:
 447         movl 4(%esp), %eax
 448         movl %eax, %ecx
 449         sarl $31, %ecx
 450         shrl $29, %ecx
 451         addl %ecx, %eax
 452         sarl $3, %eax
 453         ret
 454
 455 GCC knows several different ways to codegen it, one of which is this:
 456
 457 _test1:
 458         movl    4(%esp), %eax
 459         cmpl    $-1, %eax
 460         leal    7(%eax), %ecx
 461         cmovle  %ecx, %eax
 462         sarl    $3, %eax
 463         ret
 464
 465 which is probably slower, but it's interesting at least :)
 466
 467 //===---------------------------------------------------------------------===//
 468
 469 Currently the x86 codegen isn't very good at mixing SSE and FPStack
 470 code:
 471
 472 unsigned int foo(double x) { return x; }
 473
 474 foo:
 475         subl $20, %esp
 476         movsd 24(%esp), %xmm0
 477         movsd %xmm0, 8(%esp)
 478         fldl 8(%esp)
 479         fisttpll (%esp)
 480         movl (%esp), %eax
 481         addl $20, %esp
 482         ret
 483
 484 This will be solved when we go to a dynamic programming based isel.
 485
 486 //===---------------------------------------------------------------------===//
 487
 488 Should generate min/max for stuff like:
 489
 490 void minf(float a, float b, float *X) {
 491   *X = a <= b ? a : b;
 492 }
 493
 494 Make use of floating point min / max instructions. Perhaps introduce ISD::FMIN
 495 and ISD::FMAX node types?
 496
 497 //===---------------------------------------------------------------------===//
 498
 499 The first BB of this code:
 500
 501 declare bool %foo()
 502 int %bar() {
 503         %V = call bool %foo()
 504         br bool %V, label %T, label %F
 505 T:
 506         ret int 1
 507 F:
 508         call bool %foo()
 509         ret int 12
 510 }
 511
 512 compiles to:
 513
 514 _bar:
 515         subl $12, %esp
 516         call L_foo$stub
 517         xorb $1, %al
 518         testb %al, %al
 519         jne LBB_bar_2   # F
 520
 521 It would be better to emit "cmp %al, 1" than a xor and test.
 522
 523 //===---------------------------------------------------------------------===//
 524
 525 Enable X86InstrInfo::convertToThreeAddress().
 526
 527 //===---------------------------------------------------------------------===//
 528
 529 Investigate whether it is better to codegen the following
 530
 531         %tmp.1 = mul int %x, 9
 532 to
 533
 534         movl    4(%esp), %eax
 535         leal    (%eax,%eax,8), %eax
 536
 537 as opposed to what llc is currently generating:
 538
 539         imull $9, 4(%esp), %eax
 540
 541 Currently the load folding imull has a higher complexity than the LEA32 pattern.
 542
 543 //===---------------------------------------------------------------------===//
 544
 545 We are currently lowering large (1MB+) memmove/memcpy to rep/stosl and rep/movsl
 546 We should leave these as libcalls for everything over a much lower threshold,
 547 since libc is hand tuned for medium and large mem ops (avoiding RFO for large
 548 stores, TLB preheating, etc)
 549
 550 //===---------------------------------------------------------------------===//
 551
 552 Lower memcpy / memset to a series of SSE 128 bit move instructions when it's
 553 feasible.
 554
 555 //===---------------------------------------------------------------------===//
 556
 557 Teach the coalescer to commute 2-addr instructions, allowing us to eliminate
 558 the reg-reg copy in this example:
 559
 560 float foo(int *x, float *y, unsigned c) {
 561   float res = 0.0;
 562   unsigned i;
 563   for (i = 0; i < c; i++) {
 564     float xx = (float)x[i];
 565     xx = xx * y[i];
 566     xx += res;
 567     res = xx;
 568   }
 569   return res;
 570 }
 571
 572 LBB_foo_3:      # no_exit
 573         cvtsi2ss %XMM0, DWORD PTR [%EDX + 4*%ESI]
 574         mulss %XMM0, DWORD PTR [%EAX + 4*%ESI]
 575         addss %XMM0, %XMM1
 576         inc %ESI
 577         cmp %ESI, %ECX
 578 ****    movaps %XMM1, %XMM0
 579         jb LBB_foo_3    # no_exit
 580
 581 //===---------------------------------------------------------------------===//
 582
 583 Codegen:
 584   if (copysign(1.0, x) == copysign(1.0, y))
 585 into:
 586   if (x^y & mask)
 587 when using SSE.
 588
 589 //===---------------------------------------------------------------------===//
 590
 591 Optimize this into something reasonable:
 592  x * copysign(1.0, y) * copysign(1.0, z)
 593
 594 //===---------------------------------------------------------------------===//
 595
 596 Optimize copysign(x, *y) to use an integer load from y.
 597
 598 //===---------------------------------------------------------------------===//
 599
 600 %X = weak global int 0
 601
 602 void %foo(int %N) {
 603         %N = cast int %N to uint
 604         %tmp.24 = setgt int %N, 0
 605         br bool %tmp.24, label %no_exit, label %return
 606
 607 no_exit:
 608         %indvar = phi uint [ 0, %entry ], [ %indvar.next, %no_exit ]
 609         %i.0.0 = cast uint %indvar to int
 610         volatile store int %i.0.0, int* %X
 611         %indvar.next = add uint %indvar, 1
 612         %exitcond = seteq uint %indvar.next, %N
 613         br bool %exitcond, label %return, label %no_exit
 614
 615 return:
 616         ret void
 617 }
 618
 619 compiles into:
 620
 621         .text
 622         .align  4
 623         .globl  _foo
 624 _foo:
 625         movl 4(%esp), %eax
 626         cmpl $1, %eax
 627         jl LBB_foo_4    # return
 628 LBB_foo_1:      # no_exit.preheader
 629         xorl %ecx, %ecx
 630 LBB_foo_2:      # no_exit
 631         movl L_X$non_lazy_ptr, %edx
 632         movl %ecx, (%edx)
 633         incl %ecx
 634         cmpl %eax, %ecx
 635         jne LBB_foo_2   # no_exit
 636 LBB_foo_3:      # return.loopexit
 637 LBB_foo_4:      # return
 638         ret
 639
 640 We should hoist "movl L_X$non_lazy_ptr, %edx" out of the loop after
 641 remateralization is implemented. This can be accomplished with 1) a target
 642 dependent LICM pass or 2) makeing SelectDAG represent the whole function.
 643
 644 //===---------------------------------------------------------------------===//
 645
 646 The following tests perform worse with LSR:
 647
 648 lambda, siod, optimizer-eval, ackermann, hash2, nestedloop, strcat, and Treesor.
 649
 650 //===---------------------------------------------------------------------===//
 651
 652 Teach the coalescer to coalesce vregs of different register classes. e.g. FR32 /
 653 FR64 to VR128.
 654
 655 //===---------------------------------------------------------------------===//
 656
 657 mov $reg, 48(%esp)
 658 ...
 659 leal 48(%esp), %eax
 660 mov %eax, (%esp)
 661 call _foo
 662
 663 Obviously it would have been better for the first mov (or any op) to store
 664 directly %esp[0] if there are no other uses.
 665
 666 //===---------------------------------------------------------------------===//
 667
 668 Use movhps to update upper 64-bits of a v4sf value. Also movlps on lower half
 669 of a v4sf value.
 670
 671 //===---------------------------------------------------------------------===//
 672
 673 Better codegen for vector_shuffles like this { x, 0, 0, 0 } or { x, 0, x, 0}.
 674 Perhaps use pxor / xorp* to clear a XMM register first?
 675
 676 //===---------------------------------------------------------------------===//
 677
 678 Better codegen for:
 679
 680 void f(float a, float b, vector float * out) { *out = (vector float){ a, 0.0, 0.0, b}; }
 681 void f(float a, float b, vector float * out) { *out = (vector float){ a, b, 0.0, 0}; }
 682
 683 For the later we generate:
 684
 685 _f:
 686         pxor %xmm0, %xmm0
 687         movss 8(%esp), %xmm1
 688         movaps %xmm0, %xmm2
 689         unpcklps %xmm1, %xmm2
 690         movss 4(%esp), %xmm1
 691         unpcklps %xmm0, %xmm1
 692         unpcklps %xmm2, %xmm1
 693         movl 12(%esp), %eax
 694         movaps %xmm1, (%eax)
 695         ret
 696
 697 This seems like it should use shufps, one for each of a & b.
 698
 699 //===---------------------------------------------------------------------===//
 700
 701 Adding to the list of cmp / test poor codegen issues:
 702
 703 int test(__m128 *A, __m128 *B) {
 704   if (_mm_comige_ss(*A, *B))
 705     return 3;
 706   else
 707     return 4;
 708 }
 709
 710 _test:
 711         movl 8(%esp), %eax
 712         movaps (%eax), %xmm0
 713         movl 4(%esp), %eax
 714         movaps (%eax), %xmm1
 715         comiss %xmm0, %xmm1
 716         setae %al
 717         movzbl %al, %ecx
 718         movl $3, %eax
 719         movl $4, %edx
 720         cmpl $0, %ecx
 721         cmove %edx, %eax
 722         ret
 723
 724 Note the setae, movzbl, cmpl, cmove can be replaced with a single cmovae. There
 725 are a number of issues. 1) We are introducing a setcc between the result of the
 726 intrisic call and select. 2) The intrinsic is expected to produce a i32 value
 727 so a any extend (which becomes a zero extend) is added.
 728
 729 We probably need some kind of target DAG combine hook to fix this.
 730
 731 //===---------------------------------------------------------------------===//
 732
 733 How to decide when to use the "floating point version" of logical ops? Here are
 734 some code fragments:
 735
 736         movaps LCPI5_5, %xmm2
 737         divps %xmm1, %xmm2
 738         mulps %xmm2, %xmm3
 739         mulps 8656(%ecx), %xmm3
 740         addps 8672(%ecx), %xmm3
 741         andps LCPI5_6, %xmm2
 742         andps LCPI5_1, %xmm3
 743         por %xmm2, %xmm3
 744         movdqa %xmm3, (%edi)
 745
 746         movaps LCPI5_5, %xmm1
 747         divps %xmm0, %xmm1
 748         mulps %xmm1, %xmm3
 749         mulps 8656(%ecx), %xmm3
 750         addps 8672(%ecx), %xmm3
 751         andps LCPI5_6, %xmm1
 752         andps LCPI5_1, %xmm3
 753         orps %xmm1, %xmm3
 754         movaps %xmm3, 112(%esp)
 755         movaps %xmm3, (%ebx)
 756
 757 Due to some minor source change, the later case ended up using orps and movaps
 758 instead of por and movdqa. Does it matter?
 759
 760 //===---------------------------------------------------------------------===//
 761
 762 Use movddup to splat a v2f64 directly from a memory source. e.g.
 763
 764 #include <emmintrin.h>
 765
 766 void test(__m128d *r, double A) {
 767   *r = _mm_set1_pd(A);
 768 }
 769
 770 llc:
 771
 772 _test:
 773         movsd 8(%esp), %xmm0
 774         unpcklpd %xmm0, %xmm0
 775         movl 4(%esp), %eax
 776         movapd %xmm0, (%eax)
 777         ret
 778
 779 icc:
 780
 781 _test:
 782         movl 4(%esp), %eax
 783         movddup 8(%esp), %xmm0
 784         movapd %xmm0, (%eax)
 785         ret
 786
 787 //===---------------------------------------------------------------------===//
 788
 789 A Mac OS X IA-32 specific ABI bug wrt returning value > 8 bytes:
 790 http://llvm.org/bugs/show_bug.cgi?id=729
 791
 792 //===---------------------------------------------------------------------===//
 793
 794 X86RegisterInfo::copyRegToReg() returns X86::MOVAPSrr for VR128. Is it possible
 795 to choose between movaps, movapd, and movdqa based on types of source and
 796 destination?