test/CodeGen/AMDGPU/fix-sgpr-copies.mir

   1 # RUN: llc -march=amdgcn -run-pass=si-fix-sgpr-copies -o - %s | FileCheck --check-prefix=GCN %s
   2
   3 # GCN-LABEL: name: fix-sgpr-copies
   4 # GCN: V_ADD_I32_e32
   5 # GCN: V_ADDC_U32_e32
   6 ---
   7 name: fix-sgpr-copies
   8 body:               |
   9   bb.0:
  10     %0:vgpr_32 = IMPLICIT_DEF
  11     %1:sreg_32 = IMPLICIT_DEF
  12     %2:sreg_32 = IMPLICIT_DEF
  13     %3:sreg_32 = IMPLICIT_DEF
  14     %4:vgpr_32 = V_CVT_U32_F32_e64 0, %0:vgpr_32, 0, 0, implicit $exec
  15     %5:sreg_32 = COPY %4:vgpr_32
  16     %6:sreg_32 = S_ADD_I32 %2:sreg_32, %5:sreg_32, implicit-def $scc
  17     %7:sreg_32 = S_ADDC_U32 %3:sreg_32, %1:sreg_32, implicit-def $scc, implicit $scc
  18 ...
  19
  20 # Test to ensure i1 phi copies from scalar registers through another phi won't
  21 # be promoted into vector ones.
  22 # GCN-LABEL: name: fix-sgpr-i1-phi-copies
  23 # GCN: .8:
  24 # GCN-NOT: vreg_64 = PHI
  25 ---
  26 name: fix-sgpr-i1-phi-copies
  27 tracksRegLiveness: true
  28 body:               |
  29   bb.9:
  30     S_BRANCH %bb.0
  31
  32   bb.4:
  33     S_CBRANCH_SCC1 %bb.6, implicit undef $scc
  34
  35   bb.5:
  36     %3:vreg_1 = IMPLICIT_DEF
  37
  38   bb.6:
  39     %4:vreg_1 = PHI %2:sreg_64, %bb.4, %3:vreg_1, %bb.5
  40
  41   bb.7:
  42     %5:vreg_1 = PHI %2:sreg_64, %bb.3, %4:vreg_1, %bb.6
  43     S_BRANCH %bb.8
  44
  45   bb.0:
  46     S_CBRANCH_SCC1 %bb.2, implicit undef $scc
  47
  48   bb.1:
  49     %0:sreg_64 = S_MOV_B64 0
  50     S_BRANCH %bb.3
  51
  52   bb.2:
  53     %1:sreg_64 = S_MOV_B64 -1
  54     S_BRANCH %bb.3
  55
  56   bb.3:
  57     %2:sreg_64 = PHI %0:sreg_64, %bb.1, %1:sreg_64, %bb.2
  58     S_CBRANCH_SCC1 %bb.7, implicit undef $scc
  59     S_BRANCH %bb.4
  60
  61   bb.8:
  62 ...