test/CodeGen/AArch64/fast-isel-cmp-vec.ll

   1 ; RUN: llc -mtriple=aarch64-apple-darwin -fast-isel -verify-machineinstrs \
   2 ; RUN:   -aarch64-enable-atomic-cfg-tidy=0 -disable-cgp -disable-branch-fold \
   3 ; RUN:   < %s | FileCheck %s
   4
   5 ;
   6 ; Verify that we don't mess up vector comparisons in fast-isel.
   7 ;
   8
   9 define <2 x i32> @icmp_v2i32(<2 x i32> %a) {
  10 ; CHECK-LABEL: icmp_v2i32:
  11 ; CHECK:      ; %bb.0:
  12 ; CHECK-NEXT:  cmeq.2s [[CMP:v[0-9]+]], v0, #0
  13 ; CHECK-NEXT: ; %bb.1:
  14 ; CHECK-NEXT:  movi.2s [[MASK:v[0-9]+]], #1
  15 ; CHECK-NEXT:  and.8b v0, [[CMP]], [[MASK]]
  16 ; CHECK-NEXT:  ret
  17   %c = icmp eq <2 x i32> %a, zeroinitializer
  18   br label %bb2
  19 bb2:
  20   %z = zext <2 x i1> %c to <2 x i32>
  21   ret <2 x i32> %z
  22 }
  23
  24 define <2 x i32> @icmp_constfold_v2i32(<2 x i32> %a) {
  25 ; CHECK-LABEL: icmp_constfold_v2i32:
  26 ; CHECK:      ; %bb.0:
  27 ; CHECK-NEXT:  movi.2s [[MASK:v[0-9]+]], #1
  28 ; CHECK-NEXT:  and.8b v0, [[MASK]], [[MASK]]
  29 ; CHECK-NEXT:  ret
  30   %1 = icmp eq <2 x i32> %a, %a
  31   br label %bb2
  32 bb2:
  33   %2 = zext <2 x i1> %1 to <2 x i32>
  34   ret <2 x i32> %2
  35 }
  36
  37 define <4 x i32> @icmp_v4i32(<4 x i32> %a) {
  38 ; CHECK-LABEL: icmp_v4i32:
  39 ; CHECK:      ; %bb.0:
  40 ; CHECK-NEXT:  cmeq.4s [[CMP:v[0-9]+]], v0, #0
  41 ; CHECK-NEXT:  xtn.4h [[CMPV4I16:v[0-9]+]], [[CMP]]
  42 ; CHECK-NEXT: ; %bb.1:
  43 ; CHECK-NEXT:  movi.4h [[MASK:v[0-9]+]], #1
  44 ; CHECK-NEXT:  and.8b [[ZEXT:v[0-9]+]], [[CMPV4I16]], [[MASK]]
  45 ; CHECK-NEXT:  ushll.4s v0, [[ZEXT]], #0
  46 ; CHECK-NEXT:  ret
  47   %c = icmp eq <4 x i32> %a, zeroinitializer
  48   br label %bb2
  49 bb2:
  50   %z = zext <4 x i1> %c to <4 x i32>
  51   ret <4 x i32> %z
  52 }
  53
  54 define <4 x i32> @icmp_constfold_v4i32(<4 x i32> %a) {
  55 ; CHECK-LABEL: icmp_constfold_v4i32:
  56 ; CHECK:      ; %bb.0:
  57 ; CHECK-NEXT:  movi.4h [[MASK:v[0-9]+]], #1
  58 ; CHECK-NEXT: ; %bb.1:
  59 ; CHECK-NEXT:  and.8b [[ZEXT:v[0-9]+]], [[MASK]], [[MASK]]
  60 ; CHECK-NEXT:  ushll.4s v0, [[ZEXT]], #0
  61 ; CHECK-NEXT:  ret
  62   %1 = icmp eq <4 x i32> %a, %a
  63   br label %bb2
  64 bb2:
  65   %2 = zext <4 x i1> %1 to <4 x i32>
  66   ret <4 x i32> %2
  67 }
  68
  69 define <16 x i8> @icmp_v16i8(<16 x i8> %a) {
  70 ; CHECK-LABEL: icmp_v16i8:
  71 ; CHECK:      ; %bb.0:
  72 ; CHECK-NEXT:  cmeq.16b [[CMP:v[0-9]+]], v0, #0
  73 ; CHECK-NEXT: ; %bb.1:
  74 ; CHECK-NEXT:  movi.16b [[MASK:v[0-9]+]], #1
  75 ; CHECK-NEXT:  and.16b v0, [[CMP]], [[MASK]]
  76 ; CHECK-NEXT:  ret
  77   %c = icmp eq <16 x i8> %a, zeroinitializer
  78   br label %bb2
  79 bb2:
  80   %z = zext <16 x i1> %c to <16 x i8>
  81   ret <16 x i8> %z
  82 }
  83
  84 define <16 x i8> @icmp_constfold_v16i8(<16 x i8> %a) {
  85 ; CHECK-LABEL: icmp_constfold_v16i8:
  86 ; CHECK:      ; %bb.0:
  87 ; CHECK-NEXT:  movi.16b [[MASK:v[0-9]+]], #1
  88 ; CHECK-NEXT:  and.16b v0, [[MASK]], [[MASK]]
  89 ; CHECK-NEXT:  ret
  90   %1 = icmp eq <16 x i8> %a, %a
  91   br label %bb2
  92 bb2:
  93   %2 = zext <16 x i1> %1 to <16 x i8>
  94   ret <16 x i8> %2
  95 }