lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the ARM instructions in TableGen format.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 //===----------------------------------------------------------------------===//
  14 // ARM specific DAG Nodes.
  15 //
  16
  17 // Type profiles.
  18 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32>,
  19                                            SDTCisVT<1, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54
  55 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  56                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  57
  58 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  59 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  60                                                  SDTCisInt<2>]>;
  61 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  62 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_WIN__DBZCHK : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  75
  76 def SDT_ARMMEMCPY  : SDTypeProfile<2, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  77                                           SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  78                                           SDTCisVT<4, i32>]>;
  79
  80 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  84
  85 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  86 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  87                                             [SDTCisSameAs<0, 2>,
  88                                              SDTCisSameAs<0, 3>,
  89                                              SDTCisInt<0>,
  90                                              SDTCisVT<1, i32>,
  91                                              SDTCisVT<4, i32>]>;
  92
  93 def SDT_LongMac  : SDTypeProfile<2, 4, [SDTCisVT<0, i32>,
  94                                         SDTCisSameAs<0, 1>,
  95                                         SDTCisSameAs<0, 2>,
  96                                         SDTCisSameAs<0, 3>,
  97                                         SDTCisSameAs<0, 4>,
  98                                         SDTCisSameAs<0, 5>]>;
  99
 100 // ARMlsll, ARMlsrl, ARMasrl
 101 def SDT_ARMIntShiftParts : SDTypeProfile<2, 3, [SDTCisSameAs<0, 1>,
 102                                               SDTCisSameAs<0, 2>,
 103                                               SDTCisSameAs<0, 3>,
 104                                               SDTCisInt<0>,
 105                                               SDTCisInt<4>]>;
 106
 107 // TODO Add another operand for 'Size' so that we can re-use this node when we
 108 // start supporting *TP versions.
 109 def SDT_ARMLoLoop : SDTypeProfile<0, 2, [SDTCisVT<0, i32>,
 110                                          SDTCisVT<1, OtherVT>]>;
 111
 112 def ARMSmlald        : SDNode<"ARMISD::SMLALD", SDT_LongMac>;
 113 def ARMSmlaldx       : SDNode<"ARMISD::SMLALDX", SDT_LongMac>;
 114 def ARMSmlsld        : SDNode<"ARMISD::SMLSLD", SDT_LongMac>;
 115 def ARMSmlsldx       : SDNode<"ARMISD::SMLSLDX", SDT_LongMac>;
 116
 117 def SDT_ARMCSel      : SDTypeProfile<1, 3,
 118                                    [SDTCisSameAs<0, 1>,
 119                                     SDTCisSameAs<0, 2>,
 120                                     SDTCisInt<3>,
 121                                     SDTCisVT<3, i32>]>;
 122
 123 def ARMcsinv         : SDNode<"ARMISD::CSINV", SDT_ARMCSel, [SDNPOptInGlue]>;
 124 def ARMcsneg         : SDNode<"ARMISD::CSNEG", SDT_ARMCSel, [SDNPOptInGlue]>;
 125 def ARMcsinc         : SDNode<"ARMISD::CSINC", SDT_ARMCSel, [SDNPOptInGlue]>;
 126
 127 def SDT_MulHSR       : SDTypeProfile<1, 3, [SDTCisVT<0,i32>,
 128                                             SDTCisSameAs<0, 1>,
 129                                             SDTCisSameAs<0, 2>,
 130                                             SDTCisSameAs<0, 3>]>;
 131
 132 def ARMsmmlar      : SDNode<"ARMISD::SMMLAR", SDT_MulHSR>;
 133 def ARMsmmlsr      : SDNode<"ARMISD::SMMLSR", SDT_MulHSR>;
 134
 135 // Node definitions.
 136 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
 137 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 138 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 139
 140 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 141                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 142 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 143                               [SDNPHasChain, SDNPSideEffect,
 144                                SDNPOptInGlue, SDNPOutGlue]>;
 145 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 146                                 SDT_ARMStructByVal,
 147                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 148                                  SDNPMayStore, SDNPMayLoad]>;
 149
 150 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 151                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 152                                SDNPVariadic]>;
 153 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 154                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 155                                SDNPVariadic]>;
 156 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 157                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 158                                SDNPVariadic]>;
 159
 160 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 161                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 162 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 163                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 164 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 165                               [SDNPInGlue]>;
 166 def ARMsubs          : SDNode<"ARMISD::SUBS", SDTIntBinOp, [SDNPOutGlue]>;
 167
 168 def ARMssatnoshift   : SDNode<"ARMISD::SSAT", SDTIntSatNoShOp, []>;
 169
 170 def ARMusatnoshift   : SDNode<"ARMISD::USAT", SDTIntSatNoShOp, []>;
 171
 172 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 173                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 174
 175 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 176                               [SDNPHasChain]>;
 177 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 178                               [SDNPHasChain]>;
 179
 180 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 181                               [SDNPHasChain]>;
 182
 183 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 184                               [SDNPOutGlue]>;
 185
 186 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 187                               [SDNPOutGlue]>;
 188
 189 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 190                               [SDNPOutGlue, SDNPCommutative]>;
 191
 192 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 193
 194 def ARMasrl          : SDNode<"ARMISD::ASRL", SDT_ARMIntShiftParts, []>;
 195 def ARMlsrl          : SDNode<"ARMISD::LSRL", SDT_ARMIntShiftParts, []>;
 196 def ARMlsll          : SDNode<"ARMISD::LSLL", SDT_ARMIntShiftParts, []>;
 197
 198 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 199 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 200 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 201
 202 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 203                               [SDNPCommutative]>;
 204 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 205 def ARMlsls          : SDNode<"ARMISD::LSLS",  SDTBinaryArithWithFlags>;
 206 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 207 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 208
 209 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 210 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 211                                SDT_ARMEH_SJLJ_Setjmp,
 212                                [SDNPHasChain, SDNPSideEffect]>;
 213 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 214                                SDT_ARMEH_SJLJ_Longjmp,
 215                                [SDNPHasChain, SDNPSideEffect]>;
 216 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 217                                       SDT_ARMEH_SJLJ_SetupDispatch,
 218                                       [SDNPHasChain, SDNPSideEffect]>;
 219
 220 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 221                                [SDNPHasChain, SDNPSideEffect]>;
 222 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 223                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 224
 225 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 226                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 227
 228 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 229
 230 def ARMmemcopy : SDNode<"ARMISD::MEMCPY", SDT_ARMMEMCPY,
 231                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 232                          SDNPMayStore, SDNPMayLoad]>;
 233
 234 def ARMsmulwb       : SDNode<"ARMISD::SMULWB", SDTIntBinOp, []>;
 235 def ARMsmulwt       : SDNode<"ARMISD::SMULWT", SDTIntBinOp, []>;
 236 def ARMsmlalbb      : SDNode<"ARMISD::SMLALBB", SDT_LongMac, []>;
 237 def ARMsmlalbt      : SDNode<"ARMISD::SMLALBT", SDT_LongMac, []>;
 238 def ARMsmlaltb      : SDNode<"ARMISD::SMLALTB", SDT_LongMac, []>;
 239 def ARMsmlaltt      : SDNode<"ARMISD::SMLALTT", SDT_LongMac, []>;
 240
 241 // Vector operations shared between NEON and MVE
 242
 243 def ARMvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 244
 245 // VDUPLANE can produce a quad-register result from a double-register source,
 246 // so the result is not constrained to match the source.
 247 def ARMvduplane  : SDNode<"ARMISD::VDUPLANE",
 248                           SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 249                                                SDTCisVT<2, i32>]>>;
 250
 251 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 252 def ARMvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 253 def ARMvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 254 def ARMvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 255
 256 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 257                                          SDTCisVT<2, i32>]>;
 258 def ARMvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 259 def ARMvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 260
 261 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 262 def ARMvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 263 def ARMvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 264 def ARMvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 265
 266
 267 def SDTARMVSHIMM : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 268                                         SDTCisVT<2, i32>]>;
 269 def SDTARMVSH : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 270                                      SDTCisSameAs<0, 2>,]>;
 271 def ARMvshlImm   : SDNode<"ARMISD::VSHLIMM", SDTARMVSHIMM>;
 272 def ARMvshrsImm  : SDNode<"ARMISD::VSHRsIMM", SDTARMVSHIMM>;
 273 def ARMvshruImm  : SDNode<"ARMISD::VSHRuIMM", SDTARMVSHIMM>;
 274 def ARMvshls     : SDNode<"ARMISD::VSHLs", SDTARMVSH>;
 275 def ARMvshlu     : SDNode<"ARMISD::VSHLu", SDTARMVSH>;
 276
 277 def SDTARMVCMP    : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
 278                                          SDTCisInt<3>]>;
 279 def SDTARMVCMPZ   : SDTypeProfile<1, 2, [SDTCisInt<2>]>;
 280
 281 def ARMvcmp      : SDNode<"ARMISD::VCMP", SDTARMVCMP>;
 282 def ARMvcmpz     : SDNode<"ARMISD::VCMPZ", SDTARMVCMPZ>;
 283
 284 def ARMWLS      : SDNode<"ARMISD::WLS", SDT_ARMLoLoop, [SDNPHasChain]>;
 285 def ARMLE       : SDNode<"ARMISD::LE", SDT_ARMLoLoop, [SDNPHasChain]>;
 286 def ARMLoopDec  : SDNode<"ARMISD::LOOP_DEC", SDTIntBinOp, [SDNPHasChain]>;
 287
 288 //===----------------------------------------------------------------------===//
 289 // ARM Flag Definitions.
 290
 291 class RegConstraint<string C> {
 292   string Constraints = C;
 293 }
 294
 295 //===----------------------------------------------------------------------===//
 296 //  ARM specific transformation functions and pattern fragments.
 297 //
 298
 299 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 300 def imm_neg_XFORM : SDNodeXForm<imm, [{
 301   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 302 }]>;
 303
 304 // imm_not_XFORM - Return the complement of a i32 immediate value.
 305 def imm_not_XFORM : SDNodeXForm<imm, [{
 306   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 307 }]>;
 308
 309 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 310 def imm16_31 : ImmLeaf<i32, [{
 311   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 312 }]>;
 313
 314 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 315 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 316   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 317 }]>;
 318
 319 def sext_bottom_16 : PatFrag<(ops node:$a),
 320                              (sext_inreg node:$a, i16)>;
 321 def sext_top_16 : PatFrag<(ops node:$a),
 322                           (i32 (sra node:$a, (i32 16)))>;
 323
 324 def bb_mul : PatFrag<(ops node:$a, node:$b),
 325                      (mul (sext_bottom_16 node:$a), (sext_bottom_16 node:$b))>;
 326 def bt_mul : PatFrag<(ops node:$a, node:$b),
 327                      (mul (sext_bottom_16 node:$a), (sra node:$b, (i32 16)))>;
 328 def tb_mul : PatFrag<(ops node:$a, node:$b),
 329                      (mul (sra node:$a, (i32 16)), (sext_bottom_16 node:$b))>;
 330 def tt_mul : PatFrag<(ops node:$a, node:$b),
 331                      (mul (sra node:$a, (i32 16)), (sra node:$b, (i32 16)))>;
 332
 333 /// Split a 32-bit immediate into two 16 bit parts.
 334 def hi16 : SDNodeXForm<imm, [{
 335   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 336                                    MVT::i32);
 337 }]>;
 338
 339 def lo16AllZero : PatLeaf<(i32 imm), [{
 340   // Returns true if all low 16-bits are 0.
 341   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 342 }], hi16>;
 343
 344 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 345 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 346
 347 // An 'and' node with a single use.
 348 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 349   return N->hasOneUse();
 350 }]>;
 351
 352 // An 'xor' node with a single use.
 353 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 354   return N->hasOneUse();
 355 }]>;
 356
 357 // An 'fmul' node with a single use.
 358 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 359   return N->hasOneUse();
 360 }]>;
 361
 362 // An 'fadd' node which checks for single non-hazardous use.
 363 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 364   return hasNoVMLxHazardUse(N);
 365 }]>;
 366
 367 // An 'fsub' node which checks for single non-hazardous use.
 368 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 369   return hasNoVMLxHazardUse(N);
 370 }]>;
 371
 372 //===----------------------------------------------------------------------===//
 373 // Operand Definitions.
 374 //
 375
 376 // Immediate operands with a shared generic asm render method.
 377 class ImmAsmOperand<int Low, int High> : AsmOperandClass {
 378   let RenderMethod = "addImmOperands";
 379   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 380   let DiagnosticString = "operand must be an immediate in the range [" # Low # "," # High # "]";
 381 }
 382
 383 class ImmAsmOperandMinusOne<int Low, int High> : AsmOperandClass {
 384   let PredicateMethod = "isImmediate<" # Low # "," # High # ">";
 385   let DiagnosticType = "ImmRange" # Low # "_" # High;
 386   let DiagnosticString = "operand must be an immediate in the range [" # Low # "," # High # "]";
 387 }
 388
 389 // Operands that are part of a memory addressing mode.
 390 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 391
 392 // Branch target.
 393 // FIXME: rename brtarget to t2_brtarget
 394 def brtarget : Operand<OtherVT> {
 395   let EncoderMethod = "getBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397   let DecoderMethod = "DecodeT2BROperand";
 398 }
 399
 400 // Branches targeting ARM-mode must be divisible by 4 if they're a raw
 401 // immediate.
 402 def ARMBranchTarget : AsmOperandClass {
 403   let Name = "ARMBranchTarget";
 404 }
 405
 406 // Branches targeting Thumb-mode must be divisible by 2 if they're a raw
 407 // immediate.
 408 def ThumbBranchTarget : AsmOperandClass {
 409   let Name = "ThumbBranchTarget";
 410 }
 411
 412 def arm_br_target : Operand<OtherVT> {
 413   let ParserMatchClass = ARMBranchTarget;
 414   let EncoderMethod = "getARMBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target for ARM. Handles conditional/unconditional
 419 // FIXME: rename bl_target to t2_bltarget?
 420 def arm_bl_target : Operand<i32> {
 421   let ParserMatchClass = ARMBranchTarget;
 422   let EncoderMethod = "getARMBLTargetOpValue";
 423   let OperandType = "OPERAND_PCREL";
 424 }
 425
 426 // Target for BLX *from* ARM mode.
 427 def arm_blx_target : Operand<i32> {
 428   let ParserMatchClass = ThumbBranchTarget;
 429   let EncoderMethod = "getARMBLXTargetOpValue";
 430   let OperandType = "OPERAND_PCREL";
 431 }
 432
 433 // A list of registers separated by comma. Used by load/store multiple.
 434 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 435 def reglist : Operand<i32> {
 436   let EncoderMethod = "getRegisterListOpValue";
 437   let ParserMatchClass = RegListAsmOperand;
 438   let PrintMethod = "printRegisterList";
 439   let DecoderMethod = "DecodeRegListOperand";
 440 }
 441
 442 // A list of general purpose registers and APSR separated by comma.
 443 // Used by CLRM
 444 def RegListWithAPSRAsmOperand : AsmOperandClass { let Name = "RegListWithAPSR"; }
 445 def reglist_with_apsr : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = RegListWithAPSRAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeRegListOperand";
 450 }
 451
 452 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 453
 454 def DPRRegListAsmOperand : AsmOperandClass {
 455   let Name = "DPRRegList";
 456   let DiagnosticType = "DPR_RegList";
 457 }
 458 def dpr_reglist : Operand<i32> {
 459   let EncoderMethod = "getRegisterListOpValue";
 460   let ParserMatchClass = DPRRegListAsmOperand;
 461   let PrintMethod = "printRegisterList";
 462   let DecoderMethod = "DecodeDPRRegListOperand";
 463 }
 464
 465 def SPRRegListAsmOperand : AsmOperandClass {
 466   let Name = "SPRRegList";
 467   let DiagnosticString = "operand must be a list of registers in range [s0, s31]";
 468 }
 469 def spr_reglist : Operand<i32> {
 470   let EncoderMethod = "getRegisterListOpValue";
 471   let ParserMatchClass = SPRRegListAsmOperand;
 472   let PrintMethod = "printRegisterList";
 473   let DecoderMethod = "DecodeSPRRegListOperand";
 474 }
 475
 476 def FPSRegListWithVPRAsmOperand : AsmOperandClass { let Name =
 477     "FPSRegListWithVPR"; }
 478 def fp_sreglist_with_vpr : Operand<i32> {
 479   let EncoderMethod = "getRegisterListOpValue";
 480   let ParserMatchClass = FPSRegListWithVPRAsmOperand;
 481   let PrintMethod = "printRegisterList";
 482 }
 483 def FPDRegListWithVPRAsmOperand : AsmOperandClass { let Name =
 484     "FPDRegListWithVPR"; }
 485 def fp_dreglist_with_vpr : Operand<i32> {
 486   let EncoderMethod = "getRegisterListOpValue";
 487   let ParserMatchClass = FPDRegListWithVPRAsmOperand;
 488   let PrintMethod = "printRegisterList";
 489 }
 490
 491 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 492 def cpinst_operand : Operand<i32> {
 493   let PrintMethod = "printCPInstOperand";
 494 }
 495
 496 // Local PC labels.
 497 def pclabel : Operand<i32> {
 498   let PrintMethod = "printPCLabel";
 499 }
 500
 501 // ADR instruction labels.
 502 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 503 def adrlabel : Operand<i32> {
 504   let EncoderMethod = "getAdrLabelOpValue";
 505   let ParserMatchClass = AdrLabelAsmOperand;
 506   let PrintMethod = "printAdrLabelOperand<0>";
 507 }
 508
 509 def neon_vcvt_imm32 : Operand<i32> {
 510   let EncoderMethod = "getNEONVcvtImm32OpValue";
 511   let DecoderMethod = "DecodeVCVTImmOperand";
 512 }
 513
 514 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 515 def rot_imm_XFORM: SDNodeXForm<imm, [{
 516   switch (N->getZExtValue()){
 517   default: llvm_unreachable(nullptr);
 518   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 519   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 520   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 521   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 522   }
 523 }]>;
 524 def RotImmAsmOperand : AsmOperandClass {
 525   let Name = "RotImm";
 526   let ParserMethod = "parseRotImm";
 527 }
 528 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 529     int32_t v = N->getZExtValue();
 530     return v == 8 || v == 16 || v == 24; }],
 531     rot_imm_XFORM> {
 532   let PrintMethod = "printRotImmOperand";
 533   let ParserMatchClass = RotImmAsmOperand;
 534 }
 535
 536 // Power-of-two operand for MVE VIDUP and friends, which encode
 537 // {1,2,4,8} as its log to base 2, i.e. as {0,1,2,3} respectively
 538 def MVE_VIDUP_imm_asmoperand : AsmOperandClass {
 539   let Name = "VIDUP_imm";
 540   let PredicateMethod = "isPowerTwoInRange<1,8>";
 541   let RenderMethod = "addPowerTwoOperands";
 542   let DiagnosticString = "vector increment immediate must be 1, 2, 4 or 8";
 543 }
 544 def MVE_VIDUP_imm : Operand<i32> {
 545   let EncoderMethod = "getPowerTwoOpValue";
 546   let DecoderMethod = "DecodePowerTwoOperand<0,3>";
 547   let ParserMatchClass = MVE_VIDUP_imm_asmoperand;
 548 }
 549
 550 // Pair vector indexing
 551 class MVEPairVectorIndexOperand<string start, string end> : AsmOperandClass {
 552   let Name = "MVEPairVectorIndex"#start;
 553   let RenderMethod = "addMVEPairVectorIndexOperands";
 554   let PredicateMethod = "isMVEPairVectorIndex<"#start#", "#end#">";
 555 }
 556
 557 class MVEPairVectorIndex<string opval> : Operand<i32> {
 558   let PrintMethod = "printVectorIndex";
 559   let EncoderMethod = "getMVEPairVectorIndexOpValue<"#opval#">";
 560   let DecoderMethod = "DecodeMVEPairVectorIndexOperand<"#opval#">";
 561   let MIOperandInfo = (ops i32imm);
 562 }
 563
 564 def MVEPairVectorIndex0 : MVEPairVectorIndex<"0"> {
 565   let ParserMatchClass = MVEPairVectorIndexOperand<"0", "1">;
 566 }
 567
 568 def MVEPairVectorIndex2 : MVEPairVectorIndex<"2"> {
 569   let ParserMatchClass = MVEPairVectorIndexOperand<"2", "3">;
 570 }
 571
 572 // Vector indexing
 573 class MVEVectorIndexOperand<int NumLanes> : AsmOperandClass {
 574   let Name = "MVEVectorIndex"#NumLanes;
 575   let RenderMethod = "addMVEVectorIndexOperands";
 576   let PredicateMethod = "isVectorIndexInRange<"#NumLanes#">";
 577 }
 578
 579 class MVEVectorIndex<int NumLanes> : Operand<i32> {
 580   let PrintMethod = "printVectorIndex";
 581   let ParserMatchClass = MVEVectorIndexOperand<NumLanes>;
 582   let MIOperandInfo = (ops i32imm);
 583 }
 584
 585 // shift_imm: An integer that encodes a shift amount and the type of shift
 586 // (asr or lsl). The 6-bit immediate encodes as:
 587 //    {5}     0 ==> lsl
 588 //            1     asr
 589 //    {4-0}   imm5 shift amount.
 590 //            asr #32 encoded as imm5 == 0.
 591 def ShifterImmAsmOperand : AsmOperandClass {
 592   let Name = "ShifterImm";
 593   let ParserMethod = "parseShifterImm";
 594 }
 595 def shift_imm : Operand<i32> {
 596   let PrintMethod = "printShiftImmOperand";
 597   let ParserMatchClass = ShifterImmAsmOperand;
 598 }
 599
 600 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 601 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 602 def so_reg_reg : Operand<i32>,  // reg reg imm
 603                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 604                                 [shl, srl, sra, rotr]> {
 605   let EncoderMethod = "getSORegRegOpValue";
 606   let PrintMethod = "printSORegRegOperand";
 607   let DecoderMethod = "DecodeSORegRegOperand";
 608   let ParserMatchClass = ShiftedRegAsmOperand;
 609   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 610 }
 611
 612 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 613 def so_reg_imm : Operand<i32>, // reg imm
 614                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 615                                 [shl, srl, sra, rotr]> {
 616   let EncoderMethod = "getSORegImmOpValue";
 617   let PrintMethod = "printSORegImmOperand";
 618   let DecoderMethod = "DecodeSORegImmOperand";
 619   let ParserMatchClass = ShiftedImmAsmOperand;
 620   let MIOperandInfo = (ops GPR, i32imm);
 621 }
 622
 623 // FIXME: Does this need to be distinct from so_reg?
 624 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 625                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 626                                   [shl,srl,sra,rotr]> {
 627   let EncoderMethod = "getSORegRegOpValue";
 628   let PrintMethod = "printSORegRegOperand";
 629   let DecoderMethod = "DecodeSORegRegOperand";
 630   let ParserMatchClass = ShiftedRegAsmOperand;
 631   let MIOperandInfo = (ops GPR, GPR, i32imm);
 632 }
 633
 634 // FIXME: Does this need to be distinct from so_reg?
 635 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 636                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 637                                   [shl,srl,sra,rotr]> {
 638   let EncoderMethod = "getSORegImmOpValue";
 639   let PrintMethod = "printSORegImmOperand";
 640   let DecoderMethod = "DecodeSORegImmOperand";
 641   let ParserMatchClass = ShiftedImmAsmOperand;
 642   let MIOperandInfo = (ops GPR, i32imm);
 643 }
 644
 645 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 646 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 647 // - "Modified Immediate Constants"). Within the MC layer we keep this
 648 // immediate in its encoded form.
 649 def ModImmAsmOperand: AsmOperandClass {
 650   let Name = "ModImm";
 651   let ParserMethod = "parseModImm";
 652 }
 653 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 654     return ARM_AM::getSOImmVal(Imm) != -1;
 655   }]> {
 656   let EncoderMethod = "getModImmOpValue";
 657   let PrintMethod = "printModImmOperand";
 658   let ParserMatchClass = ModImmAsmOperand;
 659 }
 660
 661 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 662 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 663 // The actual parsing, encoding, decoding are handled by the destination
 664 // instructions, which use mod_imm.
 665
 666 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 667 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 668     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 669   }], imm_not_XFORM> {
 670   let ParserMatchClass = ModImmNotAsmOperand;
 671 }
 672
 673 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 674 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 675     unsigned Value = -(unsigned)N->getZExtValue();
 676     return Value && ARM_AM::getSOImmVal(Value) != -1;
 677   }], imm_neg_XFORM> {
 678   let ParserMatchClass = ModImmNegAsmOperand;
 679 }
 680
 681 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 682 def arm_i32imm : IntImmLeaf<i32, [{
 683   if (Subtarget->useMovt())
 684     return true;
 685   return ARM_AM::isSOImmTwoPartVal(Imm.getZExtValue());
 686 }]>;
 687
 688 /// imm0_1 predicate - Immediate in the range [0,1].
 689 def Imm0_1AsmOperand: ImmAsmOperand<0,1> { let Name = "Imm0_1"; }
 690 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 691
 692 /// imm0_3 predicate - Immediate in the range [0,3].
 693 def Imm0_3AsmOperand: ImmAsmOperand<0,3> { let Name = "Imm0_3"; }
 694 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 695
 696 /// imm0_7 predicate - Immediate in the range [0,7].
 697 def Imm0_7AsmOperand: ImmAsmOperand<0,7> {
 698   let Name = "Imm0_7";
 699 }
 700 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 701   return Imm >= 0 && Imm < 8;
 702 }]> {
 703   let ParserMatchClass = Imm0_7AsmOperand;
 704 }
 705
 706 /// imm8_255 predicate - Immediate in the range [8,255].
 707 def Imm8_255AsmOperand: ImmAsmOperand<8,255> { let Name = "Imm8_255"; }
 708 def imm8_255 : Operand<i32>, ImmLeaf<i32, [{
 709   return Imm >= 8 && Imm < 256;
 710 }]> {
 711   let ParserMatchClass = Imm8_255AsmOperand;
 712 }
 713
 714 /// imm8 predicate - Immediate is exactly 8.
 715 def Imm8AsmOperand: ImmAsmOperand<8,8> { let Name = "Imm8"; }
 716 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 717   let ParserMatchClass = Imm8AsmOperand;
 718 }
 719
 720 /// imm16 predicate - Immediate is exactly 16.
 721 def Imm16AsmOperand: ImmAsmOperand<16,16> { let Name = "Imm16"; }
 722 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 723   let ParserMatchClass = Imm16AsmOperand;
 724 }
 725
 726 /// imm32 predicate - Immediate is exactly 32.
 727 def Imm32AsmOperand: ImmAsmOperand<32,32> { let Name = "Imm32"; }
 728 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 729   let ParserMatchClass = Imm32AsmOperand;
 730 }
 731
 732 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 733
 734 /// imm1_7 predicate - Immediate in the range [1,7].
 735 def Imm1_7AsmOperand: ImmAsmOperand<1,7> { let Name = "Imm1_7"; }
 736 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 737   let ParserMatchClass = Imm1_7AsmOperand;
 738 }
 739
 740 /// imm1_15 predicate - Immediate in the range [1,15].
 741 def Imm1_15AsmOperand: ImmAsmOperand<1,15> { let Name = "Imm1_15"; }
 742 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 743   let ParserMatchClass = Imm1_15AsmOperand;
 744 }
 745
 746 /// imm1_31 predicate - Immediate in the range [1,31].
 747 def Imm1_31AsmOperand: ImmAsmOperand<1,31> { let Name = "Imm1_31"; }
 748 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 749   let ParserMatchClass = Imm1_31AsmOperand;
 750 }
 751
 752 /// imm0_15 predicate - Immediate in the range [0,15].
 753 def Imm0_15AsmOperand: ImmAsmOperand<0,15> {
 754   let Name = "Imm0_15";
 755 }
 756 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 757   return Imm >= 0 && Imm < 16;
 758 }]> {
 759   let ParserMatchClass = Imm0_15AsmOperand;
 760 }
 761
 762 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 763 def Imm0_31AsmOperand: ImmAsmOperand<0,31> { let Name = "Imm0_31"; }
 764 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 765   return Imm >= 0 && Imm < 32;
 766 }]> {
 767   let ParserMatchClass = Imm0_31AsmOperand;
 768 }
 769
 770 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 771 def Imm0_32AsmOperand: ImmAsmOperand<0,32> { let Name = "Imm0_32"; }
 772 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 773   return Imm >= 0 && Imm < 33;
 774 }]> {
 775   let ParserMatchClass = Imm0_32AsmOperand;
 776 }
 777
 778 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 779 def Imm0_63AsmOperand: ImmAsmOperand<0,63> { let Name = "Imm0_63"; }
 780 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 781   return Imm >= 0 && Imm < 64;
 782 }]> {
 783   let ParserMatchClass = Imm0_63AsmOperand;
 784 }
 785
 786 /// imm0_239 predicate - Immediate in the range [0,239].
 787 def Imm0_239AsmOperand : ImmAsmOperand<0,239> {
 788   let Name = "Imm0_239";
 789 }
 790 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 791   let ParserMatchClass = Imm0_239AsmOperand;
 792 }
 793
 794 /// imm0_255 predicate - Immediate in the range [0,255].
 795 def Imm0_255AsmOperand : ImmAsmOperand<0,255> { let Name = "Imm0_255"; }
 796 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 797   let ParserMatchClass = Imm0_255AsmOperand;
 798 }
 799
 800 /// imm0_65535 - An immediate is in the range [0,65535].
 801 def Imm0_65535AsmOperand: ImmAsmOperand<0,65535> { let Name = "Imm0_65535"; }
 802 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 803   return Imm >= 0 && Imm < 65536;
 804 }]> {
 805   let ParserMatchClass = Imm0_65535AsmOperand;
 806 }
 807
 808 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 809 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 810   return -Imm >= 0 && -Imm < 65536;
 811 }]>;
 812
 813 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 814 // a relocatable expression.
 815 //
 816 // FIXME: This really needs a Thumb version separate from the ARM version.
 817 // While the range is the same, and can thus use the same match class,
 818 // the encoding is different so it should have a different encoder method.
 819 def Imm0_65535ExprAsmOperand: AsmOperandClass {
 820   let Name = "Imm0_65535Expr";
 821   let RenderMethod = "addImmOperands";
 822   let DiagnosticString = "operand must be an immediate in the range [0,0xffff] or a relocatable expression";
 823 }
 824
 825 def imm0_65535_expr : Operand<i32> {
 826   let EncoderMethod = "getHiLo16ImmOpValue";
 827   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 828 }
 829
 830 def Imm256_65535ExprAsmOperand: ImmAsmOperand<256,65535> { let Name = "Imm256_65535Expr"; }
 831 def imm256_65535_expr : Operand<i32> {
 832   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 833 }
 834
 835 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 836 def Imm24bitAsmOperand: ImmAsmOperand<0,0xffffff> {
 837   let Name = "Imm24bit";
 838   let DiagnosticString = "operand must be an immediate in the range [0,0xffffff]";
 839 }
 840 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 841   return Imm >= 0 && Imm <= 0xffffff;
 842 }]> {
 843   let ParserMatchClass = Imm24bitAsmOperand;
 844 }
 845
 846
 847 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 848 /// e.g., 0xf000ffff
 849 def BitfieldAsmOperand : AsmOperandClass {
 850   let Name = "Bitfield";
 851   let ParserMethod = "parseBitfield";
 852 }
 853
 854 def bf_inv_mask_imm : Operand<i32>,
 855                       PatLeaf<(imm), [{
 856   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 857 }] > {
 858   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 859   let PrintMethod = "printBitfieldInvMaskImmOperand";
 860   let DecoderMethod = "DecodeBitfieldMaskOperand";
 861   let ParserMatchClass = BitfieldAsmOperand;
 862   let GISelPredicateCode = [{
 863     // There's better methods of implementing this check. IntImmLeaf<> would be
 864     // equivalent and have less boilerplate but we need a test for C++
 865     // predicates and this one causes new rules to be imported into GlobalISel
 866     // without requiring additional features first.
 867     const auto &MO = MI.getOperand(1);
 868     if (!MO.isCImm())
 869       return false;
 870     return ARM::isBitFieldInvertedMask(MO.getCImm()->getZExtValue());
 871   }];
 872 }
 873
 874 def imm1_32_XFORM: SDNodeXForm<imm, [{
 875   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 876                                    MVT::i32);
 877 }]>;
 878 def Imm1_32AsmOperand: ImmAsmOperandMinusOne<1,32> {
 879   let Name = "Imm1_32";
 880 }
 881 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 882    uint64_t Imm = N->getZExtValue();
 883    return Imm > 0 && Imm <= 32;
 884  }],
 885     imm1_32_XFORM> {
 886   let PrintMethod = "printImmPlusOneOperand";
 887   let ParserMatchClass = Imm1_32AsmOperand;
 888 }
 889
 890 def imm1_16_XFORM: SDNodeXForm<imm, [{
 891   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 892                                    MVT::i32);
 893 }]>;
 894 def Imm1_16AsmOperand: ImmAsmOperandMinusOne<1,16> { let Name = "Imm1_16"; }
 895 def imm1_16 : Operand<i32>, ImmLeaf<i32, [{
 896     return Imm > 0 && Imm <= 16;
 897   }],
 898     imm1_16_XFORM> {
 899   let PrintMethod = "printImmPlusOneOperand";
 900   let ParserMatchClass = Imm1_16AsmOperand;
 901 }
 902
 903 def MVEShiftImm1_7AsmOperand: ImmAsmOperand<1,7> {
 904   let Name = "MVEShiftImm1_7";
 905   // Reason we're doing this is because instruction vshll.s8 t1 encoding
 906   // accepts 1,7 but the t2 encoding accepts 8.  By doing this we can get a
 907   // better diagnostic message if someone uses bigger immediate than the t1/t2
 908   // encodings allow.
 909   let DiagnosticString = "operand must be an immediate in the range [1,8]";
 910 }
 911 def mve_shift_imm1_7 : Operand<i32> {
 912   let ParserMatchClass = MVEShiftImm1_7AsmOperand;
 913   let EncoderMethod = "getMVEShiftImmOpValue";
 914 }
 915
 916 def MVEShiftImm1_15AsmOperand: ImmAsmOperand<1,15> {
 917   let Name = "MVEShiftImm1_15";
 918   // Reason we're doing this is because instruction vshll.s16 t1 encoding
 919   // accepts 1,15 but the t2 encoding accepts 16.  By doing this we can get a
 920   // better diagnostic message if someone uses bigger immediate than the t1/t2
 921   // encodings allow.
 922   let DiagnosticString = "operand must be an immediate in the range [1,16]";
 923 }
 924 def mve_shift_imm1_15 : Operand<i32> {
 925   let ParserMatchClass = MVEShiftImm1_15AsmOperand;
 926   let EncoderMethod = "getMVEShiftImmOpValue";
 927 }
 928
 929 // Define ARM specific addressing modes.
 930 // addrmode_imm12 := reg +/- imm12
 931 //
 932 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 933 class AddrMode_Imm12 : MemOperand,
 934                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 935   // 12-bit immediate operand. Note that instructions using this encode
 936   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 937   // immediate values are as normal.
 938
 939   let EncoderMethod = "getAddrModeImm12OpValue";
 940   let DecoderMethod = "DecodeAddrModeImm12Operand";
 941   let ParserMatchClass = MemImm12OffsetAsmOperand;
 942   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 943 }
 944
 945 def addrmode_imm12 : AddrMode_Imm12 {
 946   let PrintMethod = "printAddrModeImm12Operand<false>";
 947 }
 948
 949 def addrmode_imm12_pre : AddrMode_Imm12 {
 950   let PrintMethod = "printAddrModeImm12Operand<true>";
 951 }
 952
 953 // ldst_so_reg := reg +/- reg shop imm
 954 //
 955 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 956 def ldst_so_reg : MemOperand,
 957                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 958   let EncoderMethod = "getLdStSORegOpValue";
 959   // FIXME: Simplify the printer
 960   let PrintMethod = "printAddrMode2Operand";
 961   let DecoderMethod = "DecodeSORegMemOperand";
 962   let ParserMatchClass = MemRegOffsetAsmOperand;
 963   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 964 }
 965
 966 // postidx_imm8 := +/- [0,255]
 967 //
 968 // 9 bit value:
 969 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 970 //  {7-0}     [0,255] imm8 value.
 971 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 972 def postidx_imm8 : MemOperand {
 973   let PrintMethod = "printPostIdxImm8Operand";
 974   let ParserMatchClass = PostIdxImm8AsmOperand;
 975   let MIOperandInfo = (ops i32imm);
 976 }
 977
 978 // postidx_imm8s4 := +/- [0,1020]
 979 //
 980 // 9 bit value:
 981 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 982 //  {7-0}     [0,255] imm8 value, scaled by 4.
 983 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 984 def postidx_imm8s4 : MemOperand {
 985   let PrintMethod = "printPostIdxImm8s4Operand";
 986   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 987   let MIOperandInfo = (ops i32imm);
 988 }
 989
 990
 991 // postidx_reg := +/- reg
 992 //
 993 def PostIdxRegAsmOperand : AsmOperandClass {
 994   let Name = "PostIdxReg";
 995   let ParserMethod = "parsePostIdxReg";
 996 }
 997 def postidx_reg : MemOperand {
 998   let EncoderMethod = "getPostIdxRegOpValue";
 999   let DecoderMethod = "DecodePostIdxReg";
1000   let PrintMethod = "printPostIdxRegOperand";
1001   let ParserMatchClass = PostIdxRegAsmOperand;
1002   let MIOperandInfo = (ops GPRnopc, i32imm);
1003 }
1004
1005 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
1006   let Name = "PostIdxRegShifted";
1007   let ParserMethod = "parsePostIdxReg";
1008 }
1009 def am2offset_reg : MemOperand,
1010                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
1011                 [], [SDNPWantRoot]> {
1012   let EncoderMethod = "getAddrMode2OffsetOpValue";
1013   let PrintMethod = "printAddrMode2OffsetOperand";
1014   // When using this for assembly, it's always as a post-index offset.
1015   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
1016   let MIOperandInfo = (ops GPRnopc, i32imm);
1017 }
1018
1019 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
1020 // the GPR is purely vestigal at this point.
1021 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
1022 def am2offset_imm : MemOperand,
1023                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
1024                 [], [SDNPWantRoot]> {
1025   let EncoderMethod = "getAddrMode2OffsetOpValue";
1026   let PrintMethod = "printAddrMode2OffsetOperand";
1027   let ParserMatchClass = AM2OffsetImmAsmOperand;
1028   let MIOperandInfo = (ops GPRnopc, i32imm);
1029 }
1030
1031
1032 // addrmode3 := reg +/- reg
1033 // addrmode3 := reg +/- imm8
1034 //
1035 // FIXME: split into imm vs. reg versions.
1036 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
1037 class AddrMode3 : MemOperand,
1038                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
1039   let EncoderMethod = "getAddrMode3OpValue";
1040   let ParserMatchClass = AddrMode3AsmOperand;
1041   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
1042 }
1043
1044 def addrmode3 : AddrMode3
1045 {
1046   let PrintMethod = "printAddrMode3Operand<false>";
1047 }
1048
1049 def addrmode3_pre : AddrMode3
1050 {
1051   let PrintMethod = "printAddrMode3Operand<true>";
1052 }
1053
1054 // FIXME: split into imm vs. reg versions.
1055 // FIXME: parser method to handle +/- register.
1056 def AM3OffsetAsmOperand : AsmOperandClass {
1057   let Name = "AM3Offset";
1058   let ParserMethod = "parseAM3Offset";
1059 }
1060 def am3offset : MemOperand,
1061                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
1062                                [], [SDNPWantRoot]> {
1063   let EncoderMethod = "getAddrMode3OffsetOpValue";
1064   let PrintMethod = "printAddrMode3OffsetOperand";
1065   let ParserMatchClass = AM3OffsetAsmOperand;
1066   let MIOperandInfo = (ops GPR, i32imm);
1067 }
1068
1069 // ldstm_mode := {ia, ib, da, db}
1070 //
1071 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
1072   let EncoderMethod = "getLdStmModeOpValue";
1073   let PrintMethod = "printLdStmModeOperand";
1074 }
1075
1076 // addrmode5 := reg +/- imm8*4
1077 //
1078 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
1079 class AddrMode5 : MemOperand,
1080                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
1081   let EncoderMethod = "getAddrMode5OpValue";
1082   let DecoderMethod = "DecodeAddrMode5Operand";
1083   let ParserMatchClass = AddrMode5AsmOperand;
1084   let MIOperandInfo = (ops GPR:$base, i32imm);
1085 }
1086
1087 def addrmode5 : AddrMode5 {
1088    let PrintMethod = "printAddrMode5Operand<false>";
1089 }
1090
1091 def addrmode5_pre : AddrMode5 {
1092    let PrintMethod = "printAddrMode5Operand<true>";
1093 }
1094
1095 // addrmode5fp16 := reg +/- imm8*2
1096 //
1097 def AddrMode5FP16AsmOperand : AsmOperandClass { let Name = "AddrMode5FP16"; }
1098 class AddrMode5FP16 : Operand<i32>,
1099                       ComplexPattern<i32, 2, "SelectAddrMode5FP16", []> {
1100   let EncoderMethod = "getAddrMode5FP16OpValue";
1101   let DecoderMethod = "DecodeAddrMode5FP16Operand";
1102   let ParserMatchClass = AddrMode5FP16AsmOperand;
1103   let MIOperandInfo = (ops GPR:$base, i32imm);
1104 }
1105
1106 def addrmode5fp16 : AddrMode5FP16 {
1107    let PrintMethod = "printAddrMode5FP16Operand<false>";
1108 }
1109
1110 // addrmode6 := reg with optional alignment
1111 //
1112 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
1113 def addrmode6 : MemOperand,
1114                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1115   let PrintMethod = "printAddrMode6Operand";
1116   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1117   let EncoderMethod = "getAddrMode6AddressOpValue";
1118   let DecoderMethod = "DecodeAddrMode6Operand";
1119   let ParserMatchClass = AddrMode6AsmOperand;
1120 }
1121
1122 def am6offset : MemOperand,
1123                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
1124                                [], [SDNPWantRoot]> {
1125   let PrintMethod = "printAddrMode6OffsetOperand";
1126   let MIOperandInfo = (ops GPR);
1127   let EncoderMethod = "getAddrMode6OffsetOpValue";
1128   let DecoderMethod = "DecodeGPRRegisterClass";
1129 }
1130
1131 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1132 // (single element from one lane) for size 32.
1133 def addrmode6oneL32 : MemOperand,
1134                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1135   let PrintMethod = "printAddrMode6Operand";
1136   let MIOperandInfo = (ops GPR:$addr, i32imm);
1137   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1138 }
1139
1140 // Base class for addrmode6 with specific alignment restrictions.
1141 class AddrMode6Align : MemOperand,
1142                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1143   let PrintMethod = "printAddrMode6Operand";
1144   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1145   let EncoderMethod = "getAddrMode6AddressOpValue";
1146   let DecoderMethod = "DecodeAddrMode6Operand";
1147 }
1148
1149 // Special version of addrmode6 to handle no allowed alignment encoding for
1150 // VLD/VST instructions and checking the alignment is not specified.
1151 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1152   let Name = "AlignedMemoryNone";
1153   let DiagnosticString = "alignment must be omitted";
1154 }
1155 def addrmode6alignNone : AddrMode6Align {
1156   // The alignment specifier can only be omitted.
1157   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1158 }
1159
1160 // Special version of addrmode6 to handle 16-bit alignment encoding for
1161 // VLD/VST instructions and checking the alignment value.
1162 def AddrMode6Align16AsmOperand : AsmOperandClass {
1163   let Name = "AlignedMemory16";
1164   let DiagnosticString = "alignment must be 16 or omitted";
1165 }
1166 def addrmode6align16 : AddrMode6Align {
1167   // The alignment specifier can only be 16 or omitted.
1168   let ParserMatchClass = AddrMode6Align16AsmOperand;
1169 }
1170
1171 // Special version of addrmode6 to handle 32-bit alignment encoding for
1172 // VLD/VST instructions and checking the alignment value.
1173 def AddrMode6Align32AsmOperand : AsmOperandClass {
1174   let Name = "AlignedMemory32";
1175   let DiagnosticString = "alignment must be 32 or omitted";
1176 }
1177 def addrmode6align32 : AddrMode6Align {
1178   // The alignment specifier can only be 32 or omitted.
1179   let ParserMatchClass = AddrMode6Align32AsmOperand;
1180 }
1181
1182 // Special version of addrmode6 to handle 64-bit alignment encoding for
1183 // VLD/VST instructions and checking the alignment value.
1184 def AddrMode6Align64AsmOperand : AsmOperandClass {
1185   let Name = "AlignedMemory64";
1186   let DiagnosticString = "alignment must be 64 or omitted";
1187 }
1188 def addrmode6align64 : AddrMode6Align {
1189   // The alignment specifier can only be 64 or omitted.
1190   let ParserMatchClass = AddrMode6Align64AsmOperand;
1191 }
1192
1193 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1194 // for VLD/VST instructions and checking the alignment value.
1195 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1196   let Name = "AlignedMemory64or128";
1197   let DiagnosticString = "alignment must be 64, 128 or omitted";
1198 }
1199 def addrmode6align64or128 : AddrMode6Align {
1200   // The alignment specifier can only be 64, 128 or omitted.
1201   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1202 }
1203
1204 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1205 // encoding for VLD/VST instructions and checking the alignment value.
1206 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1207   let Name = "AlignedMemory64or128or256";
1208   let DiagnosticString = "alignment must be 64, 128, 256 or omitted";
1209 }
1210 def addrmode6align64or128or256 : AddrMode6Align {
1211   // The alignment specifier can only be 64, 128, 256 or omitted.
1212   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1213 }
1214
1215 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1216 // instructions, specifically VLD4-dup.
1217 def addrmode6dup : MemOperand,
1218                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1219   let PrintMethod = "printAddrMode6Operand";
1220   let MIOperandInfo = (ops GPR:$addr, i32imm);
1221   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1222   // FIXME: This is close, but not quite right. The alignment specifier is
1223   // different.
1224   let ParserMatchClass = AddrMode6AsmOperand;
1225 }
1226
1227 // Base class for addrmode6dup with specific alignment restrictions.
1228 class AddrMode6DupAlign : MemOperand,
1229                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1230   let PrintMethod = "printAddrMode6Operand";
1231   let MIOperandInfo = (ops GPR:$addr, i32imm);
1232   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1233 }
1234
1235 // Special version of addrmode6 to handle no allowed alignment encoding for
1236 // VLD-dup instruction and checking the alignment is not specified.
1237 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1238   let Name = "DupAlignedMemoryNone";
1239   let DiagnosticString = "alignment must be omitted";
1240 }
1241 def addrmode6dupalignNone : AddrMode6DupAlign {
1242   // The alignment specifier can only be omitted.
1243   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1244 }
1245
1246 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1247 // instruction and checking the alignment value.
1248 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1249   let Name = "DupAlignedMemory16";
1250   let DiagnosticString = "alignment must be 16 or omitted";
1251 }
1252 def addrmode6dupalign16 : AddrMode6DupAlign {
1253   // The alignment specifier can only be 16 or omitted.
1254   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1255 }
1256
1257 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1258 // instruction and checking the alignment value.
1259 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1260   let Name = "DupAlignedMemory32";
1261   let DiagnosticString = "alignment must be 32 or omitted";
1262 }
1263 def addrmode6dupalign32 : AddrMode6DupAlign {
1264   // The alignment specifier can only be 32 or omitted.
1265   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1266 }
1267
1268 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1269 // instructions and checking the alignment value.
1270 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1271   let Name = "DupAlignedMemory64";
1272   let DiagnosticString = "alignment must be 64 or omitted";
1273 }
1274 def addrmode6dupalign64 : AddrMode6DupAlign {
1275   // The alignment specifier can only be 64 or omitted.
1276   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1277 }
1278
1279 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1280 // for VLD instructions and checking the alignment value.
1281 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1282   let Name = "DupAlignedMemory64or128";
1283   let DiagnosticString = "alignment must be 64, 128 or omitted";
1284 }
1285 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1286   // The alignment specifier can only be 64, 128 or omitted.
1287   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1288 }
1289
1290 // addrmodepc := pc + reg
1291 //
1292 def addrmodepc : MemOperand,
1293                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1294   let PrintMethod = "printAddrModePCOperand";
1295   let MIOperandInfo = (ops GPR, i32imm);
1296 }
1297
1298 // addr_offset_none := reg
1299 //
1300 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1301 def addr_offset_none : MemOperand,
1302                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1303   let PrintMethod = "printAddrMode7Operand";
1304   let DecoderMethod = "DecodeAddrMode7Operand";
1305   let ParserMatchClass = MemNoOffsetAsmOperand;
1306   let MIOperandInfo = (ops GPR:$base);
1307 }
1308
1309 // t_addr_offset_none := reg [r0-r7]
1310 def MemNoOffsetTAsmOperand : AsmOperandClass { let Name = "MemNoOffsetT"; }
1311 def t_addr_offset_none : MemOperand {
1312   let PrintMethod = "printAddrMode7Operand";
1313   let DecoderMethod = "DecodetGPRRegisterClass";
1314   let ParserMatchClass = MemNoOffsetTAsmOperand;
1315   let MIOperandInfo = (ops tGPR:$base);
1316 }
1317
1318 def nohash_imm : Operand<i32> {
1319   let PrintMethod = "printNoHashImmediate";
1320 }
1321
1322 def CoprocNumAsmOperand : AsmOperandClass {
1323   let Name = "CoprocNum";
1324   let ParserMethod = "parseCoprocNumOperand";
1325 }
1326 def p_imm : Operand<i32> {
1327   let PrintMethod = "printPImmediate";
1328   let ParserMatchClass = CoprocNumAsmOperand;
1329   let DecoderMethod = "DecodeCoprocessor";
1330 }
1331
1332 def CoprocRegAsmOperand : AsmOperandClass {
1333   let Name = "CoprocReg";
1334   let ParserMethod = "parseCoprocRegOperand";
1335 }
1336 def c_imm : Operand<i32> {
1337   let PrintMethod = "printCImmediate";
1338   let ParserMatchClass = CoprocRegAsmOperand;
1339 }
1340 def CoprocOptionAsmOperand : AsmOperandClass {
1341   let Name = "CoprocOption";
1342   let ParserMethod = "parseCoprocOptionOperand";
1343 }
1344 def coproc_option_imm : Operand<i32> {
1345   let PrintMethod = "printCoprocOptionImm";
1346   let ParserMatchClass = CoprocOptionAsmOperand;
1347 }
1348
1349 //===----------------------------------------------------------------------===//
1350
1351 include "ARMInstrFormats.td"
1352
1353 //===----------------------------------------------------------------------===//
1354 // Multiclass helpers...
1355 //
1356
1357 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1358 /// binop that produces a value.
1359 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1360 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1361                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1362                      SDPatternOperator opnode, bit Commutable = 0> {
1363   // The register-immediate version is re-materializable. This is useful
1364   // in particular for taking the address of a local.
1365   let isReMaterializable = 1 in {
1366   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1367                iii, opc, "\t$Rd, $Rn, $imm",
1368                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1369            Sched<[WriteALU, ReadALU]> {
1370     bits<4> Rd;
1371     bits<4> Rn;
1372     bits<12> imm;
1373     let Inst{25} = 1;
1374     let Inst{19-16} = Rn;
1375     let Inst{15-12} = Rd;
1376     let Inst{11-0} = imm;
1377   }
1378   }
1379   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1380                iir, opc, "\t$Rd, $Rn, $Rm",
1381                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1382            Sched<[WriteALU, ReadALU, ReadALU]> {
1383     bits<4> Rd;
1384     bits<4> Rn;
1385     bits<4> Rm;
1386     let Inst{25} = 0;
1387     let isCommutable = Commutable;
1388     let Inst{19-16} = Rn;
1389     let Inst{15-12} = Rd;
1390     let Inst{11-4} = 0b00000000;
1391     let Inst{3-0} = Rm;
1392   }
1393
1394   def rsi : AsI1<opcod, (outs GPR:$Rd),
1395                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1396                iis, opc, "\t$Rd, $Rn, $shift",
1397                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1398             Sched<[WriteALUsi, ReadALU]> {
1399     bits<4> Rd;
1400     bits<4> Rn;
1401     bits<12> shift;
1402     let Inst{25} = 0;
1403     let Inst{19-16} = Rn;
1404     let Inst{15-12} = Rd;
1405     let Inst{11-5} = shift{11-5};
1406     let Inst{4} = 0;
1407     let Inst{3-0} = shift{3-0};
1408   }
1409
1410   def rsr : AsI1<opcod, (outs GPR:$Rd),
1411                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1412                iis, opc, "\t$Rd, $Rn, $shift",
1413                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1414             Sched<[WriteALUsr, ReadALUsr]> {
1415     bits<4> Rd;
1416     bits<4> Rn;
1417     bits<12> shift;
1418     let Inst{25} = 0;
1419     let Inst{19-16} = Rn;
1420     let Inst{15-12} = Rd;
1421     let Inst{11-8} = shift{11-8};
1422     let Inst{7} = 0;
1423     let Inst{6-5} = shift{6-5};
1424     let Inst{4} = 1;
1425     let Inst{3-0} = shift{3-0};
1426   }
1427 }
1428
1429 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1430 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1431 /// it is equivalent to the AsI1_bin_irs counterpart.
1432 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1433 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1434                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1435                      SDNode opnode, bit Commutable = 0> {
1436   // The register-immediate version is re-materializable. This is useful
1437   // in particular for taking the address of a local.
1438   let isReMaterializable = 1 in {
1439   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1440                iii, opc, "\t$Rd, $Rn, $imm",
1441                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1442            Sched<[WriteALU, ReadALU]> {
1443     bits<4> Rd;
1444     bits<4> Rn;
1445     bits<12> imm;
1446     let Inst{25} = 1;
1447     let Inst{19-16} = Rn;
1448     let Inst{15-12} = Rd;
1449     let Inst{11-0} = imm;
1450   }
1451   }
1452   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1453                iir, opc, "\t$Rd, $Rn, $Rm",
1454                [/* pattern left blank */]>,
1455            Sched<[WriteALU, ReadALU, ReadALU]> {
1456     bits<4> Rd;
1457     bits<4> Rn;
1458     bits<4> Rm;
1459     let Inst{11-4} = 0b00000000;
1460     let Inst{25} = 0;
1461     let Inst{3-0} = Rm;
1462     let Inst{15-12} = Rd;
1463     let Inst{19-16} = Rn;
1464   }
1465
1466   def rsi : AsI1<opcod, (outs GPR:$Rd),
1467                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1468                iis, opc, "\t$Rd, $Rn, $shift",
1469                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1470             Sched<[WriteALUsi, ReadALU]> {
1471     bits<4> Rd;
1472     bits<4> Rn;
1473     bits<12> shift;
1474     let Inst{25} = 0;
1475     let Inst{19-16} = Rn;
1476     let Inst{15-12} = Rd;
1477     let Inst{11-5} = shift{11-5};
1478     let Inst{4} = 0;
1479     let Inst{3-0} = shift{3-0};
1480   }
1481
1482   def rsr : AsI1<opcod, (outs GPR:$Rd),
1483                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1484                iis, opc, "\t$Rd, $Rn, $shift",
1485                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1486             Sched<[WriteALUsr, ReadALUsr]> {
1487     bits<4> Rd;
1488     bits<4> Rn;
1489     bits<12> shift;
1490     let Inst{25} = 0;
1491     let Inst{19-16} = Rn;
1492     let Inst{15-12} = Rd;
1493     let Inst{11-8} = shift{11-8};
1494     let Inst{7} = 0;
1495     let Inst{6-5} = shift{6-5};
1496     let Inst{4} = 1;
1497     let Inst{3-0} = shift{3-0};
1498   }
1499 }
1500
1501 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1502 ///
1503 /// These opcodes will be converted to the real non-S opcodes by
1504 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1505 let hasPostISelHook = 1, Defs = [CPSR] in {
1506 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1507                           InstrItinClass iis, SDNode opnode,
1508                           bit Commutable = 0> {
1509   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1510                          4, iii,
1511                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1512                          Sched<[WriteALU, ReadALU]>;
1513
1514   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1515                          4, iir,
1516                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1517                          Sched<[WriteALU, ReadALU, ReadALU]> {
1518     let isCommutable = Commutable;
1519   }
1520   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1521                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1522                           4, iis,
1523                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1524                                                 so_reg_imm:$shift))]>,
1525                           Sched<[WriteALUsi, ReadALU]>;
1526
1527   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1528                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1529                           4, iis,
1530                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1531                                                 so_reg_reg:$shift))]>,
1532                           Sched<[WriteALUSsr, ReadALUsr]>;
1533 }
1534 }
1535
1536 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1537 /// operands are reversed.
1538 let hasPostISelHook = 1, Defs = [CPSR] in {
1539 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1540                           InstrItinClass iis, SDNode opnode,
1541                           bit Commutable = 0> {
1542   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1543                          4, iii,
1544                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1545            Sched<[WriteALU, ReadALU]>;
1546
1547   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1548                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1549                           4, iis,
1550                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1551                                              GPR:$Rn))]>,
1552             Sched<[WriteALUsi, ReadALU]>;
1553
1554   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1555                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1556                           4, iis,
1557                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1558                                              GPR:$Rn))]>,
1559             Sched<[WriteALUSsr, ReadALUsr]>;
1560 }
1561 }
1562
1563 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1564 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1565 /// a explicit result, only implicitly set CPSR.
1566 let isCompare = 1, Defs = [CPSR] in {
1567 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1568                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1569                      SDPatternOperator opnode, bit Commutable = 0,
1570                      string rrDecoderMethod = ""> {
1571   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1572                opc, "\t$Rn, $imm",
1573                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1574            Sched<[WriteCMP, ReadALU]> {
1575     bits<4> Rn;
1576     bits<12> imm;
1577     let Inst{25} = 1;
1578     let Inst{20} = 1;
1579     let Inst{19-16} = Rn;
1580     let Inst{15-12} = 0b0000;
1581     let Inst{11-0} = imm;
1582
1583     let Unpredictable{15-12} = 0b1111;
1584   }
1585   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1586                opc, "\t$Rn, $Rm",
1587                [(opnode GPR:$Rn, GPR:$Rm)]>,
1588            Sched<[WriteCMP, ReadALU, ReadALU]> {
1589     bits<4> Rn;
1590     bits<4> Rm;
1591     let isCommutable = Commutable;
1592     let Inst{25} = 0;
1593     let Inst{20} = 1;
1594     let Inst{19-16} = Rn;
1595     let Inst{15-12} = 0b0000;
1596     let Inst{11-4} = 0b00000000;
1597     let Inst{3-0} = Rm;
1598     let DecoderMethod = rrDecoderMethod;
1599
1600     let Unpredictable{15-12} = 0b1111;
1601   }
1602   def rsi : AI1<opcod, (outs),
1603                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1604                opc, "\t$Rn, $shift",
1605                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1606             Sched<[WriteCMPsi, ReadALU]> {
1607     bits<4> Rn;
1608     bits<12> shift;
1609     let Inst{25} = 0;
1610     let Inst{20} = 1;
1611     let Inst{19-16} = Rn;
1612     let Inst{15-12} = 0b0000;
1613     let Inst{11-5} = shift{11-5};
1614     let Inst{4} = 0;
1615     let Inst{3-0} = shift{3-0};
1616
1617     let Unpredictable{15-12} = 0b1111;
1618   }
1619   def rsr : AI1<opcod, (outs),
1620                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1621                opc, "\t$Rn, $shift",
1622                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1623             Sched<[WriteCMPsr, ReadALU]> {
1624     bits<4> Rn;
1625     bits<12> shift;
1626     let Inst{25} = 0;
1627     let Inst{20} = 1;
1628     let Inst{19-16} = Rn;
1629     let Inst{15-12} = 0b0000;
1630     let Inst{11-8} = shift{11-8};
1631     let Inst{7} = 0;
1632     let Inst{6-5} = shift{6-5};
1633     let Inst{4} = 1;
1634     let Inst{3-0} = shift{3-0};
1635
1636     let Unpredictable{15-12} = 0b1111;
1637   }
1638
1639 }
1640 }
1641
1642 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1643 /// register and one whose operand is a register rotated by 8/16/24.
1644 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1645 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1646   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1647           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1648           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1649        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1650   bits<4> Rd;
1651   bits<4> Rm;
1652   bits<2> rot;
1653   let Inst{19-16} = 0b1111;
1654   let Inst{15-12} = Rd;
1655   let Inst{11-10} = rot;
1656   let Inst{3-0}   = Rm;
1657 }
1658
1659 class AI_ext_rrot_np<bits<8> opcod, string opc>
1660   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1661           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1662        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1663   bits<2> rot;
1664   let Inst{19-16} = 0b1111;
1665   let Inst{11-10} = rot;
1666  }
1667
1668 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1669 /// register and one whose operand is a register rotated by 8/16/24.
1670 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1671   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1672           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1673           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1674                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1675         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1676   bits<4> Rd;
1677   bits<4> Rm;
1678   bits<4> Rn;
1679   bits<2> rot;
1680   let Inst{19-16} = Rn;
1681   let Inst{15-12} = Rd;
1682   let Inst{11-10} = rot;
1683   let Inst{9-4}   = 0b000111;
1684   let Inst{3-0}   = Rm;
1685 }
1686
1687 class AI_exta_rrot_np<bits<8> opcod, string opc>
1688   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1689           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1690        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1691   bits<4> Rn;
1692   bits<2> rot;
1693   let Inst{19-16} = Rn;
1694   let Inst{11-10} = rot;
1695 }
1696
1697 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1698 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1699 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, SDNode opnode,
1700                              bit Commutable = 0> {
1701   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1702   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1703                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1704                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1705                Requires<[IsARM]>,
1706            Sched<[WriteALU, ReadALU]> {
1707     bits<4> Rd;
1708     bits<4> Rn;
1709     bits<12> imm;
1710     let Inst{25} = 1;
1711     let Inst{15-12} = Rd;
1712     let Inst{19-16} = Rn;
1713     let Inst{11-0} = imm;
1714   }
1715   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1716                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1717                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1718                Requires<[IsARM]>,
1719            Sched<[WriteALU, ReadALU, ReadALU]> {
1720     bits<4> Rd;
1721     bits<4> Rn;
1722     bits<4> Rm;
1723     let Inst{11-4} = 0b00000000;
1724     let Inst{25} = 0;
1725     let isCommutable = Commutable;
1726     let Inst{3-0} = Rm;
1727     let Inst{15-12} = Rd;
1728     let Inst{19-16} = Rn;
1729   }
1730   def rsi : AsI1<opcod, (outs GPR:$Rd),
1731                 (ins GPR:$Rn, so_reg_imm:$shift),
1732                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1733               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1734                Requires<[IsARM]>,
1735             Sched<[WriteALUsi, ReadALU]> {
1736     bits<4> Rd;
1737     bits<4> Rn;
1738     bits<12> shift;
1739     let Inst{25} = 0;
1740     let Inst{19-16} = Rn;
1741     let Inst{15-12} = Rd;
1742     let Inst{11-5} = shift{11-5};
1743     let Inst{4} = 0;
1744     let Inst{3-0} = shift{3-0};
1745   }
1746   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1747                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1748                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1749               [(set GPRnopc:$Rd, CPSR,
1750                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1751                Requires<[IsARM]>,
1752             Sched<[WriteALUsr, ReadALUsr]> {
1753     bits<4> Rd;
1754     bits<4> Rn;
1755     bits<12> shift;
1756     let Inst{25} = 0;
1757     let Inst{19-16} = Rn;
1758     let Inst{15-12} = Rd;
1759     let Inst{11-8} = shift{11-8};
1760     let Inst{7} = 0;
1761     let Inst{6-5} = shift{6-5};
1762     let Inst{4} = 1;
1763     let Inst{3-0} = shift{3-0};
1764   }
1765   }
1766 }
1767
1768 /// AI1_rsc_irs - Define instructions and patterns for rsc
1769 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1770 multiclass AI1_rsc_irs<bits<4> opcod, string opc, SDNode opnode> {
1771   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1772   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1773                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1774                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1775                Requires<[IsARM]>,
1776            Sched<[WriteALU, ReadALU]> {
1777     bits<4> Rd;
1778     bits<4> Rn;
1779     bits<12> imm;
1780     let Inst{25} = 1;
1781     let Inst{15-12} = Rd;
1782     let Inst{19-16} = Rn;
1783     let Inst{11-0} = imm;
1784   }
1785   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1786                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1787                [/* pattern left blank */]>,
1788            Sched<[WriteALU, ReadALU, ReadALU]> {
1789     bits<4> Rd;
1790     bits<4> Rn;
1791     bits<4> Rm;
1792     let Inst{11-4} = 0b00000000;
1793     let Inst{25} = 0;
1794     let Inst{3-0} = Rm;
1795     let Inst{15-12} = Rd;
1796     let Inst{19-16} = Rn;
1797   }
1798   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1799                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1800               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1801                Requires<[IsARM]>,
1802             Sched<[WriteALUsi, ReadALU]> {
1803     bits<4> Rd;
1804     bits<4> Rn;
1805     bits<12> shift;
1806     let Inst{25} = 0;
1807     let Inst{19-16} = Rn;
1808     let Inst{15-12} = Rd;
1809     let Inst{11-5} = shift{11-5};
1810     let Inst{4} = 0;
1811     let Inst{3-0} = shift{3-0};
1812   }
1813   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1814                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1815               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1816                Requires<[IsARM]>,
1817             Sched<[WriteALUsr, ReadALUsr]> {
1818     bits<4> Rd;
1819     bits<4> Rn;
1820     bits<12> shift;
1821     let Inst{25} = 0;
1822     let Inst{19-16} = Rn;
1823     let Inst{15-12} = Rd;
1824     let Inst{11-8} = shift{11-8};
1825     let Inst{7} = 0;
1826     let Inst{6-5} = shift{6-5};
1827     let Inst{4} = 1;
1828     let Inst{3-0} = shift{3-0};
1829   }
1830   }
1831 }
1832
1833 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1834 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1835            InstrItinClass iir, PatFrag opnode> {
1836   // Note: We use the complex addrmode_imm12 rather than just an input
1837   // GPR and a constrained immediate so that we can use this to match
1838   // frame index references and avoid matching constant pool references.
1839   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1840                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1841                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1842     bits<4>  Rt;
1843     bits<17> addr;
1844     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1845     let Inst{19-16} = addr{16-13};  // Rn
1846     let Inst{15-12} = Rt;
1847     let Inst{11-0}  = addr{11-0};   // imm12
1848   }
1849   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1850                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1851                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1852     bits<4>  Rt;
1853     bits<17> shift;
1854     let shift{4}    = 0;            // Inst{4} = 0
1855     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1856     let Inst{19-16} = shift{16-13}; // Rn
1857     let Inst{15-12} = Rt;
1858     let Inst{11-0}  = shift{11-0};
1859   }
1860 }
1861 }
1862
1863 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1864 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1865            InstrItinClass iir, PatFrag opnode> {
1866   // Note: We use the complex addrmode_imm12 rather than just an input
1867   // GPR and a constrained immediate so that we can use this to match
1868   // frame index references and avoid matching constant pool references.
1869   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1870                    (ins addrmode_imm12:$addr),
1871                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1872                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1873     bits<4>  Rt;
1874     bits<17> addr;
1875     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1876     let Inst{19-16} = addr{16-13};  // Rn
1877     let Inst{15-12} = Rt;
1878     let Inst{11-0}  = addr{11-0};   // imm12
1879   }
1880   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1881                    (ins ldst_so_reg:$shift),
1882                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1883                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1884     bits<4>  Rt;
1885     bits<17> shift;
1886     let shift{4}    = 0;            // Inst{4} = 0
1887     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1888     let Inst{19-16} = shift{16-13}; // Rn
1889     let Inst{15-12} = Rt;
1890     let Inst{11-0}  = shift{11-0};
1891   }
1892 }
1893 }
1894
1895
1896 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1897            InstrItinClass iir, PatFrag opnode> {
1898   // Note: We use the complex addrmode_imm12 rather than just an input
1899   // GPR and a constrained immediate so that we can use this to match
1900   // frame index references and avoid matching constant pool references.
1901   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1902                    (ins GPR:$Rt, addrmode_imm12:$addr),
1903                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1904                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1905     bits<4> Rt;
1906     bits<17> addr;
1907     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1908     let Inst{19-16} = addr{16-13};  // Rn
1909     let Inst{15-12} = Rt;
1910     let Inst{11-0}  = addr{11-0};   // imm12
1911   }
1912   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1913                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1914                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1915     bits<4> Rt;
1916     bits<17> shift;
1917     let shift{4}    = 0;            // Inst{4} = 0
1918     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1919     let Inst{19-16} = shift{16-13}; // Rn
1920     let Inst{15-12} = Rt;
1921     let Inst{11-0}  = shift{11-0};
1922   }
1923 }
1924
1925 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1926            InstrItinClass iir, PatFrag opnode> {
1927   // Note: We use the complex addrmode_imm12 rather than just an input
1928   // GPR and a constrained immediate so that we can use this to match
1929   // frame index references and avoid matching constant pool references.
1930   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1931                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1932                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1933                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1934     bits<4> Rt;
1935     bits<17> addr;
1936     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1937     let Inst{19-16} = addr{16-13};  // Rn
1938     let Inst{15-12} = Rt;
1939     let Inst{11-0}  = addr{11-0};   // imm12
1940   }
1941   def rs : AI2ldst<0b011, 0, isByte, (outs),
1942                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1943                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1944                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1945     bits<4> Rt;
1946     bits<17> shift;
1947     let shift{4}    = 0;            // Inst{4} = 0
1948     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1949     let Inst{19-16} = shift{16-13}; // Rn
1950     let Inst{15-12} = Rt;
1951     let Inst{11-0}  = shift{11-0};
1952   }
1953 }
1954
1955
1956 //===----------------------------------------------------------------------===//
1957 // Instructions
1958 //===----------------------------------------------------------------------===//
1959
1960 //===----------------------------------------------------------------------===//
1961 //  Miscellaneous Instructions.
1962 //
1963
1964 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1965 /// the function.  The first operand is the ID# for this instruction, the second
1966 /// is the index into the MachineConstantPool that this is, the third is the
1967 /// size in bytes of this constant pool entry.
1968 let hasSideEffects = 0, isNotDuplicable = 1, hasNoSchedulingInfo = 1 in
1969 def CONSTPOOL_ENTRY :
1970 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1971                     i32imm:$size), NoItinerary, []>;
1972
1973 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1974 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1975 /// mode). Used mostly in ARM and Thumb-1 modes.
1976 def JUMPTABLE_ADDRS :
1977 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1978                         i32imm:$size), NoItinerary, []>;
1979
1980 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1981 /// that cannot be optimised to use TBB or TBH.
1982 def JUMPTABLE_INSTS :
1983 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1984                         i32imm:$size), NoItinerary, []>;
1985
1986 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1987 /// a TBB instruction.
1988 def JUMPTABLE_TBB :
1989 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1990                         i32imm:$size), NoItinerary, []>;
1991
1992 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1993 /// a TBH instruction.
1994 def JUMPTABLE_TBH :
1995 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1996                         i32imm:$size), NoItinerary, []>;
1997
1998
1999 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
2000 // from removing one half of the matched pairs. That breaks PEI, which assumes
2001 // these will always be in pairs, and asserts if it finds otherwise. Better way?
2002 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
2003 def ADJCALLSTACKUP :
2004 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
2005            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
2006
2007 def ADJCALLSTACKDOWN :
2008 PseudoInst<(outs), (ins i32imm:$amt, i32imm:$amt2, pred:$p), NoItinerary,
2009            [(ARMcallseq_start timm:$amt, timm:$amt2)]>;
2010 }
2011
2012 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
2013               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
2014            Requires<[IsARM, HasV6]> {
2015   bits<8> imm;
2016   let Inst{27-8} = 0b00110010000011110000;
2017   let Inst{7-0} = imm;
2018   let DecoderMethod = "DecodeHINTInstruction";
2019 }
2020
2021 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
2022 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
2023 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
2024 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
2025 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
2026 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
2027 def : InstAlias<"esb$p", (HINT 16, pred:$p)>, Requires<[IsARM, HasRAS]>;
2028 def : InstAlias<"csdb$p", (HINT 20, pred:$p)>, Requires<[IsARM, HasV6K]>;
2029
2030 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
2031              "\t$Rd, $Rn, $Rm",
2032              [(set GPR:$Rd, (int_arm_sel GPR:$Rn, GPR:$Rm))]>,
2033              Requires<[IsARM, HasV6]> {
2034   bits<4> Rd;
2035   bits<4> Rn;
2036   bits<4> Rm;
2037   let Inst{3-0} = Rm;
2038   let Inst{15-12} = Rd;
2039   let Inst{19-16} = Rn;
2040   let Inst{27-20} = 0b01101000;
2041   let Inst{7-4} = 0b1011;
2042   let Inst{11-8} = 0b1111;
2043   let Unpredictable{11-8} = 0b1111;
2044 }
2045
2046 // The 16-bit operand $val can be used by a debugger to store more information
2047 // about the breakpoint.
2048 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2049                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
2050   bits<16> val;
2051   let Inst{3-0} = val{3-0};
2052   let Inst{19-8} = val{15-4};
2053   let Inst{27-20} = 0b00010010;
2054   let Inst{31-28} = 0xe; // AL
2055   let Inst{7-4} = 0b0111;
2056 }
2057 // default immediate for breakpoint mnemonic
2058 def : InstAlias<"bkpt", (BKPT 0), 0>, Requires<[IsARM]>;
2059
2060 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
2061                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
2062   bits<16> val;
2063   let Inst{3-0} = val{3-0};
2064   let Inst{19-8} = val{15-4};
2065   let Inst{27-20} = 0b00010000;
2066   let Inst{31-28} = 0xe; // AL
2067   let Inst{7-4} = 0b0111;
2068 }
2069
2070 // Change Processor State
2071 // FIXME: We should use InstAlias to handle the optional operands.
2072 class CPS<dag iops, string asm_ops>
2073   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
2074         []>, Requires<[IsARM]> {
2075   bits<2> imod;
2076   bits<3> iflags;
2077   bits<5> mode;
2078   bit M;
2079
2080   let Inst{31-28} = 0b1111;
2081   let Inst{27-20} = 0b00010000;
2082   let Inst{19-18} = imod;
2083   let Inst{17}    = M; // Enabled if mode is set;
2084   let Inst{16-9}  = 0b00000000;
2085   let Inst{8-6}   = iflags;
2086   let Inst{5}     = 0;
2087   let Inst{4-0}   = mode;
2088 }
2089
2090 let DecoderMethod = "DecodeCPSInstruction" in {
2091 let M = 1 in
2092   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
2093                   "$imod\t$iflags, $mode">;
2094 let mode = 0, M = 0 in
2095   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
2096
2097 let imod = 0, iflags = 0, M = 1 in
2098   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
2099 }
2100
2101 // Preload signals the memory system of possible future data/instruction access.
2102 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
2103
2104   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
2105                 IIC_Preload, !strconcat(opc, "\t$addr"),
2106                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
2107                 Sched<[WritePreLd]> {
2108     bits<4> Rt;
2109     bits<17> addr;
2110     let Inst{31-26} = 0b111101;
2111     let Inst{25} = 0; // 0 for immediate form
2112     let Inst{24} = data;
2113     let Inst{23} = addr{12};        // U (add = ('U' == 1))
2114     let Inst{22} = read;
2115     let Inst{21-20} = 0b01;
2116     let Inst{19-16} = addr{16-13};  // Rn
2117     let Inst{15-12} = 0b1111;
2118     let Inst{11-0}  = addr{11-0};   // imm12
2119   }
2120
2121   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
2122                !strconcat(opc, "\t$shift"),
2123                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
2124                Sched<[WritePreLd]> {
2125     bits<17> shift;
2126     let Inst{31-26} = 0b111101;
2127     let Inst{25} = 1; // 1 for register form
2128     let Inst{24} = data;
2129     let Inst{23} = shift{12};    // U (add = ('U' == 1))
2130     let Inst{22} = read;
2131     let Inst{21-20} = 0b01;
2132     let Inst{19-16} = shift{16-13}; // Rn
2133     let Inst{15-12} = 0b1111;
2134     let Inst{11-0}  = shift{11-0};
2135     let Inst{4} = 0;
2136   }
2137 }
2138
2139 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
2140 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
2141 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
2142
2143 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
2144                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2145   bits<1> end;
2146   let Inst{31-10} = 0b1111000100000001000000;
2147   let Inst{9} = end;
2148   let Inst{8-0} = 0;
2149 }
2150
2151 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2152              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2153   bits<4> opt;
2154   let Inst{27-4} = 0b001100100000111100001111;
2155   let Inst{3-0} = opt;
2156 }
2157
2158 // A8.8.247  UDF - Undefined (Encoding A1)
2159 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2160                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2161   bits<16> imm16;
2162   let Inst{31-28} = 0b1110; // AL
2163   let Inst{27-25} = 0b011;
2164   let Inst{24-20} = 0b11111;
2165   let Inst{19-8} = imm16{15-4};
2166   let Inst{7-4} = 0b1111;
2167   let Inst{3-0} = imm16{3-0};
2168 }
2169
2170 /*
2171  * A5.4 Permanently UNDEFINED instructions.
2172  *
2173  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2174  * Other UDF encodings generate SIGILL.
2175  *
2176  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2177  * Encoding A1:
2178  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2179  * Encoding T1:
2180  *  1101 1110 iiii iiii
2181  * It uses the following encoding:
2182  *  1110 0111 1111 1110 1101 1110 1111 0000
2183  *  - In ARM: UDF #60896;
2184  *  - In Thumb: UDF #254 followed by a branch-to-self.
2185  */
2186 let isBarrier = 1, isTerminator = 1 in
2187 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2188                "trap", [(trap)]>,
2189            Requires<[IsARM,UseNaClTrap]> {
2190   let Inst = 0xe7fedef0;
2191 }
2192 let isBarrier = 1, isTerminator = 1 in
2193 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2194                "trap", [(trap)]>,
2195            Requires<[IsARM,DontUseNaClTrap]> {
2196   let Inst = 0xe7ffdefe;
2197 }
2198
2199 def : Pat<(debugtrap), (BKPT 0)>, Requires<[IsARM, HasV5T]>;
2200 def : Pat<(debugtrap), (UDF 254)>, Requires<[IsARM, NoV5T]>;
2201
2202 // Address computation and loads and stores in PIC mode.
2203 let isNotDuplicable = 1 in {
2204 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2205                             4, IIC_iALUr,
2206                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2207                             Sched<[WriteALU, ReadALU]>;
2208
2209 let AddedComplexity = 10 in {
2210 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2211                             4, IIC_iLoad_r,
2212                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2213
2214 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2215                             4, IIC_iLoad_bh_r,
2216                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2217
2218 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2219                             4, IIC_iLoad_bh_r,
2220                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2221
2222 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2223                             4, IIC_iLoad_bh_r,
2224                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2225
2226 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2227                             4, IIC_iLoad_bh_r,
2228                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2229 }
2230 let AddedComplexity = 10 in {
2231 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2232       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2233
2234 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2235       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2236                                                    addrmodepc:$addr)]>;
2237
2238 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2239       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2240 }
2241 } // isNotDuplicable = 1
2242
2243
2244 // LEApcrel - Load a pc-relative address into a register without offending the
2245 // assembler.
2246 let hasSideEffects = 0, isReMaterializable = 1 in
2247 // The 'adr' mnemonic encodes differently if the label is before or after
2248 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2249 // know until then which form of the instruction will be used.
2250 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2251                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2252                  Sched<[WriteALU, ReadALU]> {
2253   bits<4> Rd;
2254   bits<14> label;
2255   let Inst{27-25} = 0b001;
2256   let Inst{24} = 0;
2257   let Inst{23-22} = label{13-12};
2258   let Inst{21} = 0;
2259   let Inst{20} = 0;
2260   let Inst{19-16} = 0b1111;
2261   let Inst{15-12} = Rd;
2262   let Inst{11-0} = label{11-0};
2263 }
2264
2265 let hasSideEffects = 1 in {
2266 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2267                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2268
2269 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2270                       (ins i32imm:$label, pred:$p),
2271                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2272 }
2273
2274 //===----------------------------------------------------------------------===//
2275 //  Control Flow Instructions.
2276 //
2277
2278 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2279   // ARMV4T and above
2280   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2281                   "bx", "\tlr", [(ARMretflag)]>,
2282                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2283     let Inst{27-0}  = 0b0001001011111111111100011110;
2284   }
2285
2286   // ARMV4 only
2287   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2288                   "mov", "\tpc, lr", [(ARMretflag)]>,
2289                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2290     let Inst{27-0} = 0b0001101000001111000000001110;
2291   }
2292
2293   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2294   // the user-space one).
2295   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2296                                  4, IIC_Br,
2297                                  [(ARMintretflag imm:$offset)]>;
2298 }
2299
2300 // Indirect branches
2301 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2302   // ARMV4T and above
2303   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2304                   [(brind GPR:$dst)]>,
2305               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2306     bits<4> dst;
2307     let Inst{31-4} = 0b1110000100101111111111110001;
2308     let Inst{3-0}  = dst;
2309   }
2310
2311   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2312                   "bx", "\t$dst", [/* pattern left blank */]>,
2313               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2314     bits<4> dst;
2315     let Inst{27-4} = 0b000100101111111111110001;
2316     let Inst{3-0}  = dst;
2317   }
2318 }
2319
2320 // SP is marked as a use to prevent stack-pointer assignments that appear
2321 // immediately before calls from potentially appearing dead.
2322 let isCall = 1,
2323   // FIXME:  Do we really need a non-predicated version? If so, it should
2324   // at least be a pseudo instruction expanding to the predicated version
2325   // at MC lowering time.
2326   Defs = [LR], Uses = [SP] in {
2327   def BL  : ABXI<0b1011, (outs), (ins arm_bl_target:$func),
2328                 IIC_Br, "bl\t$func",
2329                 [(ARMcall tglobaladdr:$func)]>,
2330             Requires<[IsARM]>, Sched<[WriteBrL]> {
2331     let Inst{31-28} = 0b1110;
2332     bits<24> func;
2333     let Inst{23-0} = func;
2334     let DecoderMethod = "DecodeBranchImmInstruction";
2335   }
2336
2337   def BL_pred : ABI<0b1011, (outs), (ins arm_bl_target:$func),
2338                    IIC_Br, "bl", "\t$func",
2339                    [(ARMcall_pred tglobaladdr:$func)]>,
2340                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2341     bits<24> func;
2342     let Inst{23-0} = func;
2343     let DecoderMethod = "DecodeBranchImmInstruction";
2344   }
2345
2346   // ARMv5T and above
2347   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2348                 IIC_Br, "blx\t$func",
2349                 [(ARMcall GPR:$func)]>,
2350             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2351     bits<4> func;
2352     let Inst{31-4} = 0b1110000100101111111111110011;
2353     let Inst{3-0}  = func;
2354   }
2355
2356   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2357                     IIC_Br, "blx", "\t$func",
2358                     [(ARMcall_pred GPR:$func)]>,
2359                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2360     bits<4> func;
2361     let Inst{27-4} = 0b000100101111111111110011;
2362     let Inst{3-0}  = func;
2363   }
2364
2365   // ARMv4T
2366   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2367   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2368                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2369                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2370
2371   // ARMv4
2372   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2373                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2374                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2375
2376   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2377   // return stack predictor.
2378   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins arm_bl_target:$func),
2379                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2380                       Requires<[IsARM]>, Sched<[WriteBr]>;
2381
2382   // push lr before the call
2383   def BL_PUSHLR : ARMPseudoInst<(outs), (ins GPRlr:$ra, arm_bl_target:$func),
2384                   4, IIC_Br,
2385                   []>,
2386              Requires<[IsARM]>, Sched<[WriteBr]>;
2387 }
2388
2389 let isBranch = 1, isTerminator = 1 in {
2390   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2391   // a two-value operand where a dag node expects two operands. :(
2392   def Bcc : ABI<0b1010, (outs), (ins arm_br_target:$target),
2393                IIC_Br, "b", "\t$target",
2394                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2395                Sched<[WriteBr]>  {
2396     bits<24> target;
2397     let Inst{23-0} = target;
2398     let DecoderMethod = "DecodeBranchImmInstruction";
2399   }
2400
2401   let isBarrier = 1 in {
2402     // B is "predicable" since it's just a Bcc with an 'always' condition.
2403     let isPredicable = 1 in
2404     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2405     // should be sufficient.
2406     // FIXME: Is B really a Barrier? That doesn't seem right.
2407     def B : ARMPseudoExpand<(outs), (ins arm_br_target:$target), 4, IIC_Br,
2408                 [(br bb:$target)], (Bcc arm_br_target:$target,
2409                 (ops 14, zero_reg))>,
2410                 Sched<[WriteBr]>;
2411
2412     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2413     def BR_JTr : ARMPseudoInst<(outs),
2414                       (ins GPR:$target, i32imm:$jt),
2415                       0, IIC_Br,
2416                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2417                       Sched<[WriteBr]>;
2418     def BR_JTm_i12 : ARMPseudoInst<(outs),
2419                      (ins addrmode_imm12:$target, i32imm:$jt),
2420                      0, IIC_Br,
2421                      [(ARMbrjt (i32 (load addrmode_imm12:$target)),
2422                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2423     def BR_JTm_rs : ARMPseudoInst<(outs),
2424                      (ins ldst_so_reg:$target, i32imm:$jt),
2425                      0, IIC_Br,
2426                      [(ARMbrjt (i32 (load ldst_so_reg:$target)),
2427                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2428     def BR_JTadd : ARMPseudoInst<(outs),
2429                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2430                    0, IIC_Br,
2431                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2432                    Sched<[WriteBrTbl]>;
2433     } // isNotDuplicable = 1, isIndirectBranch = 1
2434   } // isBarrier = 1
2435
2436 }
2437
2438 // BLX (immediate)
2439 def BLXi : AXI<(outs), (ins arm_blx_target:$target), BrMiscFrm, NoItinerary,
2440                "blx\t$target", []>,
2441            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2442   let Inst{31-25} = 0b1111101;
2443   bits<25> target;
2444   let Inst{23-0} = target{24-1};
2445   let Inst{24} = target{0};
2446   let isCall = 1;
2447 }
2448
2449 // Branch and Exchange Jazelle
2450 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2451               [/* pattern left blank */]>, Sched<[WriteBr]> {
2452   bits<4> func;
2453   let Inst{23-20} = 0b0010;
2454   let Inst{19-8} = 0xfff;
2455   let Inst{7-4} = 0b0010;
2456   let Inst{3-0} = func;
2457   let isBranch = 1;
2458 }
2459
2460 // Tail calls.
2461
2462 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2463   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2464                    Sched<[WriteBr]>;
2465
2466   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2467                    Sched<[WriteBr]>;
2468
2469   def TAILJMPd : ARMPseudoExpand<(outs), (ins arm_br_target:$dst),
2470                                  4, IIC_Br, [],
2471                                  (Bcc arm_br_target:$dst, (ops 14, zero_reg))>,
2472                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2473
2474   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2475                                  4, IIC_Br, [],
2476                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2477                                  Requires<[IsARM, HasV4T]>;
2478 }
2479
2480 // Secure Monitor Call is a system instruction.
2481 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2482               []>, Requires<[IsARM, HasTrustZone]> {
2483   bits<4> opt;
2484   let Inst{23-4} = 0b01100000000000000111;
2485   let Inst{3-0} = opt;
2486 }
2487 def : MnemonicAlias<"smi", "smc">;
2488
2489 // Supervisor Call (Software Interrupt)
2490 let isCall = 1, Uses = [SP] in {
2491 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2492           Sched<[WriteBr]> {
2493   bits<24> svc;
2494   let Inst{23-0} = svc;
2495 }
2496 }
2497
2498 // Store Return State
2499 class SRSI<bit wb, string asm>
2500   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2501        NoItinerary, asm, "", []> {
2502   bits<5> mode;
2503   let Inst{31-28} = 0b1111;
2504   let Inst{27-25} = 0b100;
2505   let Inst{22} = 1;
2506   let Inst{21} = wb;
2507   let Inst{20} = 0;
2508   let Inst{19-16} = 0b1101;  // SP
2509   let Inst{15-5} = 0b00000101000;
2510   let Inst{4-0} = mode;
2511 }
2512
2513 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2514   let Inst{24-23} = 0;
2515 }
2516 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2517   let Inst{24-23} = 0;
2518 }
2519 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2520   let Inst{24-23} = 0b10;
2521 }
2522 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2523   let Inst{24-23} = 0b10;
2524 }
2525 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2526   let Inst{24-23} = 0b01;
2527 }
2528 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2529   let Inst{24-23} = 0b01;
2530 }
2531 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2532   let Inst{24-23} = 0b11;
2533 }
2534 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2535   let Inst{24-23} = 0b11;
2536 }
2537
2538 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2539 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2540
2541 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2542 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2543
2544 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2545 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2546
2547 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2548 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2549
2550 // Return From Exception
2551 class RFEI<bit wb, string asm>
2552   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2553        NoItinerary, asm, "", []> {
2554   bits<4> Rn;
2555   let Inst{31-28} = 0b1111;
2556   let Inst{27-25} = 0b100;
2557   let Inst{22} = 0;
2558   let Inst{21} = wb;
2559   let Inst{20} = 1;
2560   let Inst{19-16} = Rn;
2561   let Inst{15-0} = 0xa00;
2562 }
2563
2564 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2565   let Inst{24-23} = 0;
2566 }
2567 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2568   let Inst{24-23} = 0;
2569 }
2570 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2571   let Inst{24-23} = 0b10;
2572 }
2573 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2574   let Inst{24-23} = 0b10;
2575 }
2576 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2577   let Inst{24-23} = 0b01;
2578 }
2579 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2580   let Inst{24-23} = 0b01;
2581 }
2582 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2583   let Inst{24-23} = 0b11;
2584 }
2585 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2586   let Inst{24-23} = 0b11;
2587 }
2588
2589 // Hypervisor Call is a system instruction
2590 let isCall = 1 in {
2591 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2592                 "hvc", "\t$imm", []>,
2593           Requires<[IsARM, HasVirtualization]> {
2594   bits<16> imm;
2595
2596   // Even though HVC isn't predicable, it's encoding includes a condition field.
2597   // The instruction is undefined if the condition field is 0xf otherwise it is
2598   // unpredictable if it isn't condition AL (0xe).
2599   let Inst{31-28} = 0b1110;
2600   let Unpredictable{31-28} = 0b1111;
2601   let Inst{27-24} = 0b0001;
2602   let Inst{23-20} = 0b0100;
2603   let Inst{19-8} = imm{15-4};
2604   let Inst{7-4} = 0b0111;
2605   let Inst{3-0} = imm{3-0};
2606 }
2607 }
2608
2609 // Return from exception in Hypervisor mode.
2610 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2611 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2612     Requires<[IsARM, HasVirtualization]> {
2613     let Inst{23-0} = 0b011000000000000001101110;
2614 }
2615
2616 //===----------------------------------------------------------------------===//
2617 //  Load / Store Instructions.
2618 //
2619
2620 // Load
2621
2622
2623 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si, load>;
2624 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2625                         zextloadi8>;
2626 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si, store>;
2627 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2628                         truncstorei8>;
2629
2630 // Special LDR for loads from non-pc-relative constpools.
2631 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2632     isReMaterializable = 1, isCodeGenOnly = 1 in
2633 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2634                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2635                  []> {
2636   bits<4> Rt;
2637   bits<17> addr;
2638   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2639   let Inst{19-16} = 0b1111;
2640   let Inst{15-12} = Rt;
2641   let Inst{11-0}  = addr{11-0};   // imm12
2642 }
2643
2644 // Loads with zero extension
2645 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2646                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2647                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2648
2649 // Loads with sign extension
2650 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2651                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2652                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2653
2654 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2655                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2656                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2657
2658 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2659   // Load doubleword
2660   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2661                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2662              Requires<[IsARM, HasV5TE]>;
2663 }
2664
2665 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2666                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2667 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2668                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2669 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2670                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2671
2672 // Indexed loads
2673 multiclass AI2_ldridx<bit isByte, string opc,
2674                       InstrItinClass iii, InstrItinClass iir> {
2675   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2676                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2677                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2678     bits<17> addr;
2679     let Inst{25} = 0;
2680     let Inst{23} = addr{12};
2681     let Inst{19-16} = addr{16-13};
2682     let Inst{11-0} = addr{11-0};
2683     let DecoderMethod = "DecodeLDRPreImm";
2684   }
2685
2686   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2687                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2688                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2689     bits<17> addr;
2690     let Inst{25} = 1;
2691     let Inst{23} = addr{12};
2692     let Inst{19-16} = addr{16-13};
2693     let Inst{11-0} = addr{11-0};
2694     let Inst{4} = 0;
2695     let DecoderMethod = "DecodeLDRPreReg";
2696   }
2697
2698   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2699                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2700                        IndexModePost, LdFrm, iir,
2701                        opc, "\t$Rt, $addr, $offset",
2702                        "$addr.base = $Rn_wb", []> {
2703      // {12}     isAdd
2704      // {11-0}   imm12/Rm
2705      bits<14> offset;
2706      bits<4> addr;
2707      let Inst{25} = 1;
2708      let Inst{23} = offset{12};
2709      let Inst{19-16} = addr;
2710      let Inst{11-0} = offset{11-0};
2711      let Inst{4} = 0;
2712
2713     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2714    }
2715
2716    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2717                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2718                       IndexModePost, LdFrm, iii,
2719                       opc, "\t$Rt, $addr, $offset",
2720                       "$addr.base = $Rn_wb", []> {
2721     // {12}     isAdd
2722     // {11-0}   imm12/Rm
2723     bits<14> offset;
2724     bits<4> addr;
2725     let Inst{25} = 0;
2726     let Inst{23} = offset{12};
2727     let Inst{19-16} = addr;
2728     let Inst{11-0} = offset{11-0};
2729
2730     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2731   }
2732
2733 }
2734
2735 let mayLoad = 1, hasSideEffects = 0 in {
2736 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2737 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2738 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2739 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2740 }
2741
2742 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2743   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2744                         (ins addrmode3_pre:$addr), IndexModePre,
2745                         LdMiscFrm, itin,
2746                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2747     bits<14> addr;
2748     let Inst{23}    = addr{8};      // U bit
2749     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2750     let Inst{19-16} = addr{12-9};   // Rn
2751     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2752     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2753     let DecoderMethod = "DecodeAddrMode3Instruction";
2754   }
2755   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2756                         (ins addr_offset_none:$addr, am3offset:$offset),
2757                         IndexModePost, LdMiscFrm, itin,
2758                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2759                         []> {
2760     bits<10> offset;
2761     bits<4> addr;
2762     let Inst{23}    = offset{8};      // U bit
2763     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2764     let Inst{19-16} = addr;
2765     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2766     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2767     let DecoderMethod = "DecodeAddrMode3Instruction";
2768   }
2769 }
2770
2771 let mayLoad = 1, hasSideEffects = 0 in {
2772 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2773 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2774 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2775 let hasExtraDefRegAllocReq = 1 in {
2776 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2777                           (ins addrmode3_pre:$addr), IndexModePre,
2778                           LdMiscFrm, IIC_iLoad_d_ru,
2779                           "ldrd", "\t$Rt, $Rt2, $addr!",
2780                           "$addr.base = $Rn_wb", []> {
2781   bits<14> addr;
2782   let Inst{23}    = addr{8};      // U bit
2783   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2784   let Inst{19-16} = addr{12-9};   // Rn
2785   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2786   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2787   let DecoderMethod = "DecodeAddrMode3Instruction";
2788 }
2789 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2790                           (ins addr_offset_none:$addr, am3offset:$offset),
2791                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2792                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2793                           "$addr.base = $Rn_wb", []> {
2794   bits<10> offset;
2795   bits<4> addr;
2796   let Inst{23}    = offset{8};      // U bit
2797   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2798   let Inst{19-16} = addr;
2799   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2800   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2801   let DecoderMethod = "DecodeAddrMode3Instruction";
2802 }
2803 } // hasExtraDefRegAllocReq = 1
2804 } // mayLoad = 1, hasSideEffects = 0
2805
2806 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2807 let mayLoad = 1, hasSideEffects = 0 in {
2808 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2809                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2810                     IndexModePost, LdFrm, IIC_iLoad_ru,
2811                     "ldrt", "\t$Rt, $addr, $offset",
2812                     "$addr.base = $Rn_wb", []> {
2813   // {12}     isAdd
2814   // {11-0}   imm12/Rm
2815   bits<14> offset;
2816   bits<4> addr;
2817   let Inst{25} = 1;
2818   let Inst{23} = offset{12};
2819   let Inst{21} = 1; // overwrite
2820   let Inst{19-16} = addr;
2821   let Inst{11-5} = offset{11-5};
2822   let Inst{4} = 0;
2823   let Inst{3-0} = offset{3-0};
2824   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2825 }
2826
2827 def LDRT_POST_IMM
2828   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2829                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2830                IndexModePost, LdFrm, IIC_iLoad_ru,
2831                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2832   // {12}     isAdd
2833   // {11-0}   imm12/Rm
2834   bits<14> offset;
2835   bits<4> addr;
2836   let Inst{25} = 0;
2837   let Inst{23} = offset{12};
2838   let Inst{21} = 1; // overwrite
2839   let Inst{19-16} = addr;
2840   let Inst{11-0} = offset{11-0};
2841   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2842 }
2843
2844 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2845                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2846                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2847                      "ldrbt", "\t$Rt, $addr, $offset",
2848                      "$addr.base = $Rn_wb", []> {
2849   // {12}     isAdd
2850   // {11-0}   imm12/Rm
2851   bits<14> offset;
2852   bits<4> addr;
2853   let Inst{25} = 1;
2854   let Inst{23} = offset{12};
2855   let Inst{21} = 1; // overwrite
2856   let Inst{19-16} = addr;
2857   let Inst{11-5} = offset{11-5};
2858   let Inst{4} = 0;
2859   let Inst{3-0} = offset{3-0};
2860   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2861 }
2862
2863 def LDRBT_POST_IMM
2864   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2865                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2866                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2867                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2868   // {12}     isAdd
2869   // {11-0}   imm12/Rm
2870   bits<14> offset;
2871   bits<4> addr;
2872   let Inst{25} = 0;
2873   let Inst{23} = offset{12};
2874   let Inst{21} = 1; // overwrite
2875   let Inst{19-16} = addr;
2876   let Inst{11-0} = offset{11-0};
2877   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2878 }
2879
2880 multiclass AI3ldrT<bits<4> op, string opc> {
2881   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2882                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2883                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2884                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2885     bits<9> offset;
2886     let Inst{23} = offset{8};
2887     let Inst{22} = 1;
2888     let Inst{11-8} = offset{7-4};
2889     let Inst{3-0} = offset{3-0};
2890   }
2891   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2892                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2893                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2894                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2895     bits<5> Rm;
2896     let Inst{23} = Rm{4};
2897     let Inst{22} = 0;
2898     let Inst{11-8} = 0;
2899     let Unpredictable{11-8} = 0b1111;
2900     let Inst{3-0} = Rm{3-0};
2901     let DecoderMethod = "DecodeLDR";
2902   }
2903 }
2904
2905 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2906 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2907 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2908 }
2909
2910 def LDRT_POST
2911   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2912                  (outs GPR:$Rt)>;
2913
2914 def LDRBT_POST
2915   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2916                  (outs GPR:$Rt)>;
2917
2918 // Pseudo instruction ldr Rt, =immediate
2919 def LDRConstPool
2920   : ARMAsmPseudo<"ldr${q} $Rt, $immediate",
2921                  (ins const_pool_asm_imm:$immediate, pred:$q),
2922                  (outs GPR:$Rt)>;
2923
2924 // Store
2925
2926 // Stores with truncate
2927 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2928                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2929                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2930
2931 // Store doubleword
2932 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2933   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2934                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2935              Requires<[IsARM, HasV5TE]> {
2936     let Inst{21} = 0;
2937   }
2938 }
2939
2940 // Indexed stores
2941 multiclass AI2_stridx<bit isByte, string opc,
2942                       InstrItinClass iii, InstrItinClass iir> {
2943   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2944                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2945                             StFrm, iii,
2946                             opc, "\t$Rt, $addr!",
2947                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2948     bits<17> addr;
2949     let Inst{25} = 0;
2950     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2951     let Inst{19-16} = addr{16-13};  // Rn
2952     let Inst{11-0}  = addr{11-0};   // imm12
2953     let DecoderMethod = "DecodeSTRPreImm";
2954   }
2955
2956   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2957                       (ins GPR:$Rt, ldst_so_reg:$addr),
2958                       IndexModePre, StFrm, iir,
2959                       opc, "\t$Rt, $addr!",
2960                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2961     bits<17> addr;
2962     let Inst{25} = 1;
2963     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2964     let Inst{19-16} = addr{16-13}; // Rn
2965     let Inst{11-0}  = addr{11-0};
2966     let Inst{4}     = 0;           // Inst{4} = 0
2967     let DecoderMethod = "DecodeSTRPreReg";
2968   }
2969   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2970                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2971                 IndexModePost, StFrm, iir,
2972                 opc, "\t$Rt, $addr, $offset",
2973                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2974      // {12}     isAdd
2975      // {11-0}   imm12/Rm
2976      bits<14> offset;
2977      bits<4> addr;
2978      let Inst{25} = 1;
2979      let Inst{23} = offset{12};
2980      let Inst{19-16} = addr;
2981      let Inst{11-0} = offset{11-0};
2982      let Inst{4} = 0;
2983
2984     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2985    }
2986
2987    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2988                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2989                 IndexModePost, StFrm, iii,
2990                 opc, "\t$Rt, $addr, $offset",
2991                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2992     // {12}     isAdd
2993     // {11-0}   imm12/Rm
2994     bits<14> offset;
2995     bits<4> addr;
2996     let Inst{25} = 0;
2997     let Inst{23} = offset{12};
2998     let Inst{19-16} = addr;
2999     let Inst{11-0} = offset{11-0};
3000
3001     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3002   }
3003 }
3004
3005 let mayStore = 1, hasSideEffects = 0 in {
3006 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
3007 // IIC_iStore_siu depending on whether it the offset register is shifted.
3008 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
3009 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
3010 }
3011
3012 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
3013                          am2offset_reg:$offset),
3014              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
3015                            am2offset_reg:$offset)>;
3016 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
3017                          am2offset_imm:$offset),
3018              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
3019                            am2offset_imm:$offset)>;
3020 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
3021                              am2offset_reg:$offset),
3022              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
3023                             am2offset_reg:$offset)>;
3024 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
3025                              am2offset_imm:$offset),
3026              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
3027                             am2offset_imm:$offset)>;
3028
3029 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
3030 // put the patterns on the instruction definitions directly as ISel wants
3031 // the address base and offset to be separate operands, not a single
3032 // complex operand like we represent the instructions themselves. The
3033 // pseudos map between the two.
3034 let usesCustomInserter = 1,
3035     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
3036 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3037                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
3038                4, IIC_iStore_ru,
3039             [(set GPR:$Rn_wb,
3040                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
3041 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3042                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
3043                4, IIC_iStore_ru,
3044             [(set GPR:$Rn_wb,
3045                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
3046 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3047                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
3048                4, IIC_iStore_ru,
3049             [(set GPR:$Rn_wb,
3050                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
3051 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3052                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
3053                4, IIC_iStore_ru,
3054             [(set GPR:$Rn_wb,
3055                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
3056 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
3057                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
3058                4, IIC_iStore_ru,
3059             [(set GPR:$Rn_wb,
3060                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
3061 }
3062
3063
3064
3065 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
3066                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
3067                            StMiscFrm, IIC_iStore_bh_ru,
3068                            "strh", "\t$Rt, $addr!",
3069                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
3070   bits<14> addr;
3071   let Inst{23}    = addr{8};      // U bit
3072   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3073   let Inst{19-16} = addr{12-9};   // Rn
3074   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3075   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3076   let DecoderMethod = "DecodeAddrMode3Instruction";
3077 }
3078
3079 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
3080                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
3081                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
3082                        "strh", "\t$Rt, $addr, $offset",
3083                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
3084                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
3085                                                       addr_offset_none:$addr,
3086                                                       am3offset:$offset))]> {
3087   bits<10> offset;
3088   bits<4> addr;
3089   let Inst{23}    = offset{8};      // U bit
3090   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3091   let Inst{19-16} = addr;
3092   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3093   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3094   let DecoderMethod = "DecodeAddrMode3Instruction";
3095 }
3096
3097 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
3098 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
3099                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
3100                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
3101                           "strd", "\t$Rt, $Rt2, $addr!",
3102                           "$addr.base = $Rn_wb", []> {
3103   bits<14> addr;
3104   let Inst{23}    = addr{8};      // U bit
3105   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
3106   let Inst{19-16} = addr{12-9};   // Rn
3107   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
3108   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
3109   let DecoderMethod = "DecodeAddrMode3Instruction";
3110 }
3111
3112 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
3113                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
3114                                am3offset:$offset),
3115                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
3116                           "strd", "\t$Rt, $Rt2, $addr, $offset",
3117                           "$addr.base = $Rn_wb", []> {
3118   bits<10> offset;
3119   bits<4> addr;
3120   let Inst{23}    = offset{8};      // U bit
3121   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
3122   let Inst{19-16} = addr;
3123   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
3124   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
3125   let DecoderMethod = "DecodeAddrMode3Instruction";
3126 }
3127 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
3128
3129 // STRT, STRBT, and STRHT
3130
3131 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3132                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3133                    IndexModePost, StFrm, IIC_iStore_bh_ru,
3134                    "strbt", "\t$Rt, $addr, $offset",
3135                    "$addr.base = $Rn_wb", []> {
3136   // {12}     isAdd
3137   // {11-0}   imm12/Rm
3138   bits<14> offset;
3139   bits<4> addr;
3140   let Inst{25} = 1;
3141   let Inst{23} = offset{12};
3142   let Inst{21} = 1; // overwrite
3143   let Inst{19-16} = addr;
3144   let Inst{11-5} = offset{11-5};
3145   let Inst{4} = 0;
3146   let Inst{3-0} = offset{3-0};
3147   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3148 }
3149
3150 def STRBT_POST_IMM
3151   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
3152                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3153                IndexModePost, StFrm, IIC_iStore_bh_ru,
3154                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3155   // {12}     isAdd
3156   // {11-0}   imm12/Rm
3157   bits<14> offset;
3158   bits<4> addr;
3159   let Inst{25} = 0;
3160   let Inst{23} = offset{12};
3161   let Inst{21} = 1; // overwrite
3162   let Inst{19-16} = addr;
3163   let Inst{11-0} = offset{11-0};
3164   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3165 }
3166
3167 def STRBT_POST
3168   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3169                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3170
3171 let mayStore = 1, hasSideEffects = 0 in {
3172 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3173                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3174                    IndexModePost, StFrm, IIC_iStore_ru,
3175                    "strt", "\t$Rt, $addr, $offset",
3176                    "$addr.base = $Rn_wb", []> {
3177   // {12}     isAdd
3178   // {11-0}   imm12/Rm
3179   bits<14> offset;
3180   bits<4> addr;
3181   let Inst{25} = 1;
3182   let Inst{23} = offset{12};
3183   let Inst{21} = 1; // overwrite
3184   let Inst{19-16} = addr;
3185   let Inst{11-5} = offset{11-5};
3186   let Inst{4} = 0;
3187   let Inst{3-0} = offset{3-0};
3188   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3189 }
3190
3191 def STRT_POST_IMM
3192   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3193                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3194                IndexModePost, StFrm, IIC_iStore_ru,
3195                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3196   // {12}     isAdd
3197   // {11-0}   imm12/Rm
3198   bits<14> offset;
3199   bits<4> addr;
3200   let Inst{25} = 0;
3201   let Inst{23} = offset{12};
3202   let Inst{21} = 1; // overwrite
3203   let Inst{19-16} = addr;
3204   let Inst{11-0} = offset{11-0};
3205   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3206 }
3207 }
3208
3209 def STRT_POST
3210   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3211                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3212
3213 multiclass AI3strT<bits<4> op, string opc> {
3214   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3215                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3216                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3217                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3218     bits<9> offset;
3219     let Inst{23} = offset{8};
3220     let Inst{22} = 1;
3221     let Inst{11-8} = offset{7-4};
3222     let Inst{3-0} = offset{3-0};
3223   }
3224   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3225                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3226                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3227                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3228     bits<5> Rm;
3229     let Inst{23} = Rm{4};
3230     let Inst{22} = 0;
3231     let Inst{11-8} = 0;
3232     let Inst{3-0} = Rm{3-0};
3233   }
3234 }
3235
3236
3237 defm STRHT : AI3strT<0b1011, "strht">;
3238
3239 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3240                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3241 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3242                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3243 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3244                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3245
3246 //===----------------------------------------------------------------------===//
3247 //  Load / store multiple Instructions.
3248 //
3249
3250 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3251                          InstrItinClass itin, InstrItinClass itin_upd> {
3252   // IA is the default, so no need for an explicit suffix on the
3253   // mnemonic here. Without it is the canonical spelling.
3254   def IA :
3255     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3256          IndexModeNone, f, itin,
3257          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3258     let Inst{24-23} = 0b01;       // Increment After
3259     let Inst{22}    = P_bit;
3260     let Inst{21}    = 0;          // No writeback
3261     let Inst{20}    = L_bit;
3262   }
3263   def IA_UPD :
3264     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3265          IndexModeUpd, f, itin_upd,
3266          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3267     let Inst{24-23} = 0b01;       // Increment After
3268     let Inst{22}    = P_bit;
3269     let Inst{21}    = 1;          // Writeback
3270     let Inst{20}    = L_bit;
3271
3272     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3273   }
3274   def DA :
3275     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3276          IndexModeNone, f, itin,
3277          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3278     let Inst{24-23} = 0b00;       // Decrement After
3279     let Inst{22}    = P_bit;
3280     let Inst{21}    = 0;          // No writeback
3281     let Inst{20}    = L_bit;
3282   }
3283   def DA_UPD :
3284     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3285          IndexModeUpd, f, itin_upd,
3286          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3287     let Inst{24-23} = 0b00;       // Decrement After
3288     let Inst{22}    = P_bit;
3289     let Inst{21}    = 1;          // Writeback
3290     let Inst{20}    = L_bit;
3291
3292     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3293   }
3294   def DB :
3295     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3296          IndexModeNone, f, itin,
3297          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3298     let Inst{24-23} = 0b10;       // Decrement Before
3299     let Inst{22}    = P_bit;
3300     let Inst{21}    = 0;          // No writeback
3301     let Inst{20}    = L_bit;
3302   }
3303   def DB_UPD :
3304     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3305          IndexModeUpd, f, itin_upd,
3306          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3307     let Inst{24-23} = 0b10;       // Decrement Before
3308     let Inst{22}    = P_bit;
3309     let Inst{21}    = 1;          // Writeback
3310     let Inst{20}    = L_bit;
3311
3312     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3313   }
3314   def IB :
3315     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3316          IndexModeNone, f, itin,
3317          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3318     let Inst{24-23} = 0b11;       // Increment Before
3319     let Inst{22}    = P_bit;
3320     let Inst{21}    = 0;          // No writeback
3321     let Inst{20}    = L_bit;
3322   }
3323   def IB_UPD :
3324     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3325          IndexModeUpd, f, itin_upd,
3326          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3327     let Inst{24-23} = 0b11;       // Increment Before
3328     let Inst{22}    = P_bit;
3329     let Inst{21}    = 1;          // Writeback
3330     let Inst{20}    = L_bit;
3331
3332     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3333   }
3334 }
3335
3336 let hasSideEffects = 0 in {
3337
3338 let mayLoad = 1, hasExtraDefRegAllocReq = 1, variadicOpsAreDefs = 1 in
3339 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3340                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3341
3342 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3343 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3344                          IIC_iStore_mu>,
3345            ComplexDeprecationPredicate<"ARMStore">;
3346
3347 } // hasSideEffects
3348
3349 // FIXME: remove when we have a way to marking a MI with these properties.
3350 // FIXME: Should pc be an implicit operand like PICADD, etc?
3351 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3352     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3353 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3354                                                  reglist:$regs, variable_ops),
3355                      4, IIC_iLoad_mBr, [],
3356                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3357       RegConstraint<"$Rn = $wb">;
3358
3359 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3360 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3361                                IIC_iLoad_mu>;
3362
3363 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3364 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3365                                IIC_iStore_mu>;
3366
3367
3368
3369 //===----------------------------------------------------------------------===//
3370 //  Move Instructions.
3371 //
3372
3373 let hasSideEffects = 0, isMoveReg = 1 in
3374 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3375                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3376   bits<4> Rd;
3377   bits<4> Rm;
3378
3379   let Inst{19-16} = 0b0000;
3380   let Inst{11-4} = 0b00000000;
3381   let Inst{25} = 0;
3382   let Inst{3-0} = Rm;
3383   let Inst{15-12} = Rd;
3384 }
3385
3386 // A version for the smaller set of tail call registers.
3387 let hasSideEffects = 0 in
3388 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3389                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3390   bits<4> Rd;
3391   bits<4> Rm;
3392
3393   let Inst{11-4} = 0b00000000;
3394   let Inst{25} = 0;
3395   let Inst{3-0} = Rm;
3396   let Inst{15-12} = Rd;
3397 }
3398
3399 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3400                 DPSoRegRegFrm, IIC_iMOVsr,
3401                 "mov", "\t$Rd, $src",
3402                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3403                 Sched<[WriteALU]> {
3404   bits<4> Rd;
3405   bits<12> src;
3406   let Inst{15-12} = Rd;
3407   let Inst{19-16} = 0b0000;
3408   let Inst{11-8} = src{11-8};
3409   let Inst{7} = 0;
3410   let Inst{6-5} = src{6-5};
3411   let Inst{4} = 1;
3412   let Inst{3-0} = src{3-0};
3413   let Inst{25} = 0;
3414 }
3415
3416 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3417                 DPSoRegImmFrm, IIC_iMOVsr,
3418                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3419                 UnaryDP, Sched<[WriteALU]> {
3420   bits<4> Rd;
3421   bits<12> src;
3422   let Inst{15-12} = Rd;
3423   let Inst{19-16} = 0b0000;
3424   let Inst{11-5} = src{11-5};
3425   let Inst{4} = 0;
3426   let Inst{3-0} = src{3-0};
3427   let Inst{25} = 0;
3428 }
3429
3430 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3431 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3432                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3433                 Sched<[WriteALU]> {
3434   bits<4> Rd;
3435   bits<12> imm;
3436   let Inst{25} = 1;
3437   let Inst{15-12} = Rd;
3438   let Inst{19-16} = 0b0000;
3439   let Inst{11-0} = imm;
3440 }
3441
3442 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3443 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3444                  DPFrm, IIC_iMOVi,
3445                  "movw", "\t$Rd, $imm",
3446                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3447                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3448   bits<4> Rd;
3449   bits<16> imm;
3450   let Inst{15-12} = Rd;
3451   let Inst{11-0}  = imm{11-0};
3452   let Inst{19-16} = imm{15-12};
3453   let Inst{20} = 0;
3454   let Inst{25} = 1;
3455   let DecoderMethod = "DecodeArmMOVTWInstruction";
3456 }
3457
3458 def : InstAlias<"mov${p} $Rd, $imm",
3459                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p), 0>,
3460         Requires<[IsARM, HasV6T2]>;
3461
3462 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3463                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3464                       Sched<[WriteALU]>;
3465
3466 let Constraints = "$src = $Rd" in {
3467 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3468                   (ins GPR:$src, imm0_65535_expr:$imm),
3469                   DPFrm, IIC_iMOVi,
3470                   "movt", "\t$Rd, $imm",
3471                   [(set GPRnopc:$Rd,
3472                         (or (and GPR:$src, 0xffff),
3473                             lo16AllZero:$imm))]>, UnaryDP,
3474                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3475   bits<4> Rd;
3476   bits<16> imm;
3477   let Inst{15-12} = Rd;
3478   let Inst{11-0}  = imm{11-0};
3479   let Inst{19-16} = imm{15-12};
3480   let Inst{20} = 0;
3481   let Inst{25} = 1;
3482   let DecoderMethod = "DecodeArmMOVTWInstruction";
3483 }
3484
3485 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3486                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3487                       Sched<[WriteALU]>;
3488
3489 } // Constraints
3490
3491 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3492       Requires<[IsARM, HasV6T2]>;
3493
3494 let Uses = [CPSR] in
3495 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3496                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3497                     Requires<[IsARM]>, Sched<[WriteALU]>;
3498
3499 // These aren't really mov instructions, but we have to define them this way
3500 // due to flag operands.
3501
3502 let Defs = [CPSR] in {
3503 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3504                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3505                       Sched<[WriteALU]>, Requires<[IsARM]>;
3506 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3507                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3508                       Sched<[WriteALU]>, Requires<[IsARM]>;
3509 }
3510
3511 //===----------------------------------------------------------------------===//
3512 //  Extend Instructions.
3513 //
3514
3515 // Sign extenders
3516
3517 def SXTB  : AI_ext_rrot<0b01101010,
3518                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3519 def SXTH  : AI_ext_rrot<0b01101011,
3520                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3521
3522 def SXTAB : AI_exta_rrot<0b01101010,
3523                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3524 def SXTAH : AI_exta_rrot<0b01101011,
3525                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3526
3527 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, rot_imm:$rot), i8)),
3528                (SXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3529 def : ARMV6Pat<(add rGPR:$Rn, (sext_inreg (srl rGPR:$Rm, imm8_or_16:$rot),
3530                                           i16)),
3531                (SXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3532
3533 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3534 def : ARMV6Pat<(int_arm_sxtb16 GPR:$Src),
3535                (SXTB16 GPR:$Src, 0)>;
3536 def : ARMV6Pat<(int_arm_sxtb16 (rotr GPR:$Src, rot_imm:$rot)),
3537                (SXTB16 GPR:$Src, rot_imm:$rot)>;
3538
3539 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3540 def : ARMV6Pat<(int_arm_sxtab16 GPR:$LHS, GPR:$RHS),
3541                (SXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3542 def : ARMV6Pat<(int_arm_sxtab16 GPR:$LHS, (rotr GPR:$RHS, rot_imm:$rot)),
3543                (SXTAB16 GPR:$LHS, GPR:$RHS, rot_imm:$rot)>;
3544
3545 // Zero extenders
3546
3547 let AddedComplexity = 16 in {
3548 def UXTB   : AI_ext_rrot<0b01101110,
3549                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3550 def UXTH   : AI_ext_rrot<0b01101111,
3551                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3552 def UXTB16 : AI_ext_rrot<0b01101100,
3553                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3554
3555 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3556 //        The transformation should probably be done as a combiner action
3557 //        instead so we can include a check for masking back in the upper
3558 //        eight bits of the source into the lower eight bits of the result.
3559 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3560 //               (UXTB16r_rot GPR:$Src, 3)>;
3561 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3562                (UXTB16 GPR:$Src, 1)>;
3563 def : ARMV6Pat<(int_arm_uxtb16 GPR:$Src),
3564                (UXTB16 GPR:$Src, 0)>;
3565 def : ARMV6Pat<(int_arm_uxtb16 (rotr GPR:$Src, rot_imm:$rot)),
3566                (UXTB16 GPR:$Src, rot_imm:$rot)>;
3567
3568 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3569                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3570 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3571                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3572
3573 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, rot_imm:$rot), 0xFF)),
3574                (UXTAB rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3575 def : ARMV6Pat<(add rGPR:$Rn, (and (srl rGPR:$Rm, imm8_or_16:$rot), 0xFFFF)),
3576                (UXTAH rGPR:$Rn, rGPR:$Rm, rot_imm:$rot)>;
3577 }
3578
3579 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3580 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3581 def : ARMV6Pat<(int_arm_uxtab16 GPR:$LHS, GPR:$RHS),
3582                (UXTAB16 GPR:$LHS, GPR:$RHS, 0)>;
3583 def : ARMV6Pat<(int_arm_uxtab16 GPR:$LHS, (rotr GPR:$RHS, rot_imm:$rot)),
3584                (UXTAB16 GPR:$LHS, GPR:$RHS, rot_imm:$rot)>;
3585
3586
3587 def SBFX  : I<(outs GPRnopc:$Rd),
3588               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3589                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3590                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3591                Requires<[IsARM, HasV6T2]> {
3592   bits<4> Rd;
3593   bits<4> Rn;
3594   bits<5> lsb;
3595   bits<5> width;
3596   let Inst{27-21} = 0b0111101;
3597   let Inst{6-4}   = 0b101;
3598   let Inst{20-16} = width;
3599   let Inst{15-12} = Rd;
3600   let Inst{11-7}  = lsb;
3601   let Inst{3-0}   = Rn;
3602 }
3603
3604 def UBFX  : I<(outs GPRnopc:$Rd),
3605               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3606                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3607                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3608                Requires<[IsARM, HasV6T2]> {
3609   bits<4> Rd;
3610   bits<4> Rn;
3611   bits<5> lsb;
3612   bits<5> width;
3613   let Inst{27-21} = 0b0111111;
3614   let Inst{6-4}   = 0b101;
3615   let Inst{20-16} = width;
3616   let Inst{15-12} = Rd;
3617   let Inst{11-7}  = lsb;
3618   let Inst{3-0}   = Rn;
3619 }
3620
3621 //===----------------------------------------------------------------------===//
3622 //  Arithmetic Instructions.
3623 //
3624
3625 let isAdd = 1 in
3626 defm ADD  : AsI1_bin_irs<0b0100, "add",
3627                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, add, 1>;
3628 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3629                          IIC_iALUi, IIC_iALUr, IIC_iALUsr, sub>;
3630
3631 // ADD and SUB with 's' bit set.
3632 //
3633 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3634 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3635 // AdjustInstrPostInstrSelection where we determine whether or not to
3636 // set the "s" bit based on CPSR liveness.
3637 //
3638 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3639 // support for an optional CPSR definition that corresponds to the DAG
3640 // node's second value. We can then eliminate the implicit def of CPSR.
3641 let isAdd = 1 in
3642 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMaddc, 1>;
3643 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3644
3645 def : ARMPat<(ARMsubs GPR:$Rn, mod_imm:$imm), (SUBSri $Rn, mod_imm:$imm)>;
3646 def : ARMPat<(ARMsubs GPR:$Rn, GPR:$Rm), (SUBSrr $Rn, $Rm)>;
3647 def : ARMPat<(ARMsubs GPR:$Rn, so_reg_imm:$shift),
3648              (SUBSrsi $Rn, so_reg_imm:$shift)>;
3649 def : ARMPat<(ARMsubs GPR:$Rn, so_reg_reg:$shift),
3650              (SUBSrsr $Rn, so_reg_reg:$shift)>;
3651
3652
3653 let isAdd = 1 in
3654 defm ADC : AI1_adde_sube_irs<0b0101, "adc", ARMadde, 1>;
3655 defm SBC : AI1_adde_sube_irs<0b0110, "sbc", ARMsube>;
3656
3657 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3658                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3659                           sub>;
3660
3661 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3662 // CPSR and the implicit def of CPSR is not needed.
3663 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr, ARMsubc>;
3664
3665 defm RSC : AI1_rsc_irs<0b0111, "rsc", ARMsube>;
3666
3667 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3668 // The assume-no-carry-in form uses the negation of the input since add/sub
3669 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3670 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3671 // details.
3672 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3673              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3674 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3675              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3676
3677 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3678              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3679              Requires<[IsARM, HasV6T2]>;
3680 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3681              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3682              Requires<[IsARM, HasV6T2]>;
3683
3684 // The with-carry-in form matches bitwise not instead of the negation.
3685 // Effectively, the inverse interpretation of the carry flag already accounts
3686 // for part of the negation.
3687 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3688              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3689 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3690              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3691              Requires<[IsARM, HasV6T2]>;
3692
3693 // Note: These are implemented in C++ code, because they have to generate
3694 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3695 // cannot produce.
3696 // (mul X, 2^n+1) -> (add (X << n), X)
3697 // (mul X, 2^n-1) -> (rsb X, (X << n))
3698
3699 // ARM Arithmetic Instruction
3700 // GPR:$dst = GPR:$a op GPR:$b
3701 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3702           list<dag> pattern = [],
3703           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3704           string asm = "\t$Rd, $Rn, $Rm">
3705   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3706     Sched<[WriteALU, ReadALU, ReadALU]> {
3707   bits<4> Rn;
3708   bits<4> Rd;
3709   bits<4> Rm;
3710   let Inst{27-20} = op27_20;
3711   let Inst{11-4} = op11_4;
3712   let Inst{19-16} = Rn;
3713   let Inst{15-12} = Rd;
3714   let Inst{3-0}   = Rm;
3715
3716   let Unpredictable{11-8} = 0b1111;
3717 }
3718
3719 // Wrappers around the AAI class
3720 class AAIRevOpr<bits<8> op27_20, bits<8> op11_4, string opc,
3721                 list<dag> pattern = []>
3722   : AAI<op27_20, op11_4, opc,
3723         pattern,
3724         (ins GPRnopc:$Rm, GPRnopc:$Rn),
3725         "\t$Rd, $Rm, $Rn">;
3726
3727 class AAIIntrinsic<bits<8> op27_20, bits<8> op11_4, string opc,
3728                  Intrinsic intrinsic>
3729   : AAI<op27_20, op11_4, opc,
3730         [(set GPRnopc:$Rd, (intrinsic GPRnopc:$Rn, GPRnopc:$Rm))]>;
3731
3732 // Saturating add/subtract
3733 let hasSideEffects = 1 in {
3734 def QADD8   : AAIIntrinsic<0b01100010, 0b11111001, "qadd8", int_arm_qadd8>;
3735 def QADD16  : AAIIntrinsic<0b01100010, 0b11110001, "qadd16", int_arm_qadd16>;
3736 def QSUB16  : AAIIntrinsic<0b01100010, 0b11110111, "qsub16", int_arm_qsub16>;
3737 def QSUB8   : AAIIntrinsic<0b01100010, 0b11111111, "qsub8", int_arm_qsub8>;
3738
3739 def QDADD   : AAIRevOpr<0b00010100, 0b00000101, "qdadd",
3740               [(set GPRnopc:$Rd, (int_arm_qadd (int_arm_qadd GPRnopc:$Rm,
3741                                                              GPRnopc:$Rm),
3742                                   GPRnopc:$Rn))]>;
3743 def QDSUB   : AAIRevOpr<0b00010110, 0b00000101, "qdsub",
3744               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm,
3745                                   (int_arm_qadd GPRnopc:$Rn, GPRnopc:$Rn)))]>;
3746 def QSUB    : AAIRevOpr<0b00010010, 0b00000101, "qsub",
3747               [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))]>;
3748 let DecoderMethod = "DecodeQADDInstruction" in
3749   def QADD    : AAIRevOpr<0b00010000, 0b00000101, "qadd",
3750                 [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))]>;
3751 }
3752
3753 def UQADD16 : AAIIntrinsic<0b01100110, 0b11110001, "uqadd16", int_arm_uqadd16>;
3754 def UQADD8  : AAIIntrinsic<0b01100110, 0b11111001, "uqadd8", int_arm_uqadd8>;
3755 def UQSUB16 : AAIIntrinsic<0b01100110, 0b11110111, "uqsub16", int_arm_uqsub16>;
3756 def UQSUB8  : AAIIntrinsic<0b01100110, 0b11111111, "uqsub8", int_arm_uqsub8>;
3757 def QASX    : AAIIntrinsic<0b01100010, 0b11110011, "qasx", int_arm_qasx>;
3758 def QSAX    : AAIIntrinsic<0b01100010, 0b11110101, "qsax", int_arm_qsax>;
3759 def UQASX   : AAIIntrinsic<0b01100110, 0b11110011, "uqasx", int_arm_uqasx>;
3760 def UQSAX   : AAIIntrinsic<0b01100110, 0b11110101, "uqsax", int_arm_uqsax>;
3761
3762 // Signed/Unsigned add/subtract
3763
3764 def SASX   : AAIIntrinsic<0b01100001, 0b11110011, "sasx", int_arm_sasx>;
3765 def SADD16 : AAIIntrinsic<0b01100001, 0b11110001, "sadd16", int_arm_sadd16>;
3766 def SADD8  : AAIIntrinsic<0b01100001, 0b11111001, "sadd8", int_arm_sadd8>;
3767 def SSAX   : AAIIntrinsic<0b01100001, 0b11110101, "ssax", int_arm_ssax>;
3768 def SSUB16 : AAIIntrinsic<0b01100001, 0b11110111, "ssub16", int_arm_ssub16>;
3769 def SSUB8  : AAIIntrinsic<0b01100001, 0b11111111, "ssub8", int_arm_ssub8>;
3770 def UASX   : AAIIntrinsic<0b01100101, 0b11110011, "uasx", int_arm_uasx>;
3771 def UADD16 : AAIIntrinsic<0b01100101, 0b11110001, "uadd16", int_arm_uadd16>;
3772 def UADD8  : AAIIntrinsic<0b01100101, 0b11111001, "uadd8", int_arm_uadd8>;
3773 def USAX   : AAIIntrinsic<0b01100101, 0b11110101, "usax", int_arm_usax>;
3774 def USUB16 : AAIIntrinsic<0b01100101, 0b11110111, "usub16", int_arm_usub16>;
3775 def USUB8  : AAIIntrinsic<0b01100101, 0b11111111, "usub8", int_arm_usub8>;
3776
3777 // Signed/Unsigned halving add/subtract
3778
3779 def SHASX   : AAIIntrinsic<0b01100011, 0b11110011, "shasx", int_arm_shasx>;
3780 def SHADD16 : AAIIntrinsic<0b01100011, 0b11110001, "shadd16", int_arm_shadd16>;
3781 def SHADD8  : AAIIntrinsic<0b01100011, 0b11111001, "shadd8", int_arm_shadd8>;
3782 def SHSAX   : AAIIntrinsic<0b01100011, 0b11110101, "shsax", int_arm_shsax>;
3783 def SHSUB16 : AAIIntrinsic<0b01100011, 0b11110111, "shsub16", int_arm_shsub16>;
3784 def SHSUB8  : AAIIntrinsic<0b01100011, 0b11111111, "shsub8", int_arm_shsub8>;
3785 def UHASX   : AAIIntrinsic<0b01100111, 0b11110011, "uhasx", int_arm_uhasx>;
3786 def UHADD16 : AAIIntrinsic<0b01100111, 0b11110001, "uhadd16", int_arm_uhadd16>;
3787 def UHADD8  : AAIIntrinsic<0b01100111, 0b11111001, "uhadd8", int_arm_uhadd8>;
3788 def UHSAX   : AAIIntrinsic<0b01100111, 0b11110101, "uhsax", int_arm_uhsax>;
3789 def UHSUB16 : AAIIntrinsic<0b01100111, 0b11110111, "uhsub16", int_arm_uhsub16>;
3790 def UHSUB8  : AAIIntrinsic<0b01100111, 0b11111111, "uhsub8", int_arm_uhsub8>;
3791
3792 // Unsigned Sum of Absolute Differences [and Accumulate].
3793
3794 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3795                 MulFrm /* for convenience */, NoItinerary, "usad8",
3796                 "\t$Rd, $Rn, $Rm",
3797              [(set GPR:$Rd, (int_arm_usad8 GPR:$Rn, GPR:$Rm))]>,
3798              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3799   bits<4> Rd;
3800   bits<4> Rn;
3801   bits<4> Rm;
3802   let Inst{27-20} = 0b01111000;
3803   let Inst{15-12} = 0b1111;
3804   let Inst{7-4} = 0b0001;
3805   let Inst{19-16} = Rd;
3806   let Inst{11-8} = Rm;
3807   let Inst{3-0} = Rn;
3808 }
3809 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3810                 MulFrm /* for convenience */, NoItinerary, "usada8",
3811                 "\t$Rd, $Rn, $Rm, $Ra",
3812              [(set GPR:$Rd, (int_arm_usada8 GPR:$Rn, GPR:$Rm, GPR:$Ra))]>,
3813              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3814   bits<4> Rd;
3815   bits<4> Rn;
3816   bits<4> Rm;
3817   bits<4> Ra;
3818   let Inst{27-20} = 0b01111000;
3819   let Inst{7-4} = 0b0001;
3820   let Inst{19-16} = Rd;
3821   let Inst{15-12} = Ra;
3822   let Inst{11-8} = Rm;
3823   let Inst{3-0} = Rn;
3824 }
3825
3826 // Signed/Unsigned saturate
3827 def SSAT : AI<(outs GPRnopc:$Rd),
3828               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3829               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3830               Requires<[IsARM,HasV6]>{
3831   bits<4> Rd;
3832   bits<5> sat_imm;
3833   bits<4> Rn;
3834   bits<8> sh;
3835   let Inst{27-21} = 0b0110101;
3836   let Inst{5-4} = 0b01;
3837   let Inst{20-16} = sat_imm;
3838   let Inst{15-12} = Rd;
3839   let Inst{11-7} = sh{4-0};
3840   let Inst{6} = sh{5};
3841   let Inst{3-0} = Rn;
3842 }
3843
3844 def SSAT16 : AI<(outs GPRnopc:$Rd),
3845                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3846                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
3847                 Requires<[IsARM,HasV6]>{
3848   bits<4> Rd;
3849   bits<4> sat_imm;
3850   bits<4> Rn;
3851   let Inst{27-20} = 0b01101010;
3852   let Inst{11-4} = 0b11110011;
3853   let Inst{15-12} = Rd;
3854   let Inst{19-16} = sat_imm;
3855   let Inst{3-0} = Rn;
3856 }
3857
3858 def USAT : AI<(outs GPRnopc:$Rd),
3859               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3860               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []>,
3861               Requires<[IsARM,HasV6]> {
3862   bits<4> Rd;
3863   bits<5> sat_imm;
3864   bits<4> Rn;
3865   bits<8> sh;
3866   let Inst{27-21} = 0b0110111;
3867   let Inst{5-4} = 0b01;
3868   let Inst{15-12} = Rd;
3869   let Inst{11-7} = sh{4-0};
3870   let Inst{6} = sh{5};
3871   let Inst{20-16} = sat_imm;
3872   let Inst{3-0} = Rn;
3873 }
3874
3875 def USAT16 : AI<(outs GPRnopc:$Rd),
3876                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3877                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []>,
3878                 Requires<[IsARM,HasV6]>{
3879   bits<4> Rd;
3880   bits<4> sat_imm;
3881   bits<4> Rn;
3882   let Inst{27-20} = 0b01101110;
3883   let Inst{11-4} = 0b11110011;
3884   let Inst{15-12} = Rd;
3885   let Inst{19-16} = sat_imm;
3886   let Inst{3-0} = Rn;
3887 }
3888
3889 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm1_32:$pos),
3890                (SSAT imm1_32:$pos, GPRnopc:$a, 0)>;
3891 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm0_31:$pos),
3892                (USAT imm0_31:$pos, GPRnopc:$a, 0)>;
3893 def : ARMPat<(ARMssatnoshift GPRnopc:$Rn, imm0_31:$imm),
3894              (SSAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3895 def : ARMPat<(ARMusatnoshift GPRnopc:$Rn, imm0_31:$imm),
3896              (USAT imm0_31:$imm, GPRnopc:$Rn, 0)>;
3897 def : ARMV6Pat<(int_arm_ssat16 GPRnopc:$a, imm1_16:$pos),
3898                (SSAT16 imm1_16:$pos, GPRnopc:$a)>;
3899 def : ARMV6Pat<(int_arm_usat16 GPRnopc:$a, imm0_15:$pos),
3900                (USAT16 imm0_15:$pos, GPRnopc:$a)>;
3901
3902 //===----------------------------------------------------------------------===//
3903 //  Bitwise Instructions.
3904 //
3905
3906 defm AND   : AsI1_bin_irs<0b0000, "and",
3907                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, and, 1>;
3908 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3909                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, or, 1>;
3910 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3911                           IIC_iBITi, IIC_iBITr, IIC_iBITsr, xor, 1>;
3912 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3913                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3914                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3915
3916 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3917 // like in the actual instruction encoding. The complexity of mapping the mask
3918 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3919 // instruction description.
3920 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3921                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3922                "bfc", "\t$Rd, $imm", "$src = $Rd",
3923                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3924                Requires<[IsARM, HasV6T2]> {
3925   bits<4> Rd;
3926   bits<10> imm;
3927   let Inst{27-21} = 0b0111110;
3928   let Inst{6-0}   = 0b0011111;
3929   let Inst{15-12} = Rd;
3930   let Inst{11-7}  = imm{4-0}; // lsb
3931   let Inst{20-16} = imm{9-5}; // msb
3932 }
3933
3934 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3935 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3936           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3937           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3938           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3939                            bf_inv_mask_imm:$imm))]>,
3940           Requires<[IsARM, HasV6T2]> {
3941   bits<4> Rd;
3942   bits<4> Rn;
3943   bits<10> imm;
3944   let Inst{27-21} = 0b0111110;
3945   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3946   let Inst{15-12} = Rd;
3947   let Inst{11-7}  = imm{4-0}; // lsb
3948   let Inst{20-16} = imm{9-5}; // width
3949   let Inst{3-0}   = Rn;
3950 }
3951
3952 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3953                   "mvn", "\t$Rd, $Rm",
3954                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3955   bits<4> Rd;
3956   bits<4> Rm;
3957   let Inst{25} = 0;
3958   let Inst{19-16} = 0b0000;
3959   let Inst{11-4} = 0b00000000;
3960   let Inst{15-12} = Rd;
3961   let Inst{3-0} = Rm;
3962
3963   let Unpredictable{19-16} = 0b1111;
3964 }
3965 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3966                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3967                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3968                   Sched<[WriteALU]> {
3969   bits<4> Rd;
3970   bits<12> shift;
3971   let Inst{25} = 0;
3972   let Inst{19-16} = 0b0000;
3973   let Inst{15-12} = Rd;
3974   let Inst{11-5} = shift{11-5};
3975   let Inst{4} = 0;
3976   let Inst{3-0} = shift{3-0};
3977
3978   let Unpredictable{19-16} = 0b1111;
3979 }
3980 def  MVNsr  : AsI1<0b1111, (outs GPRnopc:$Rd), (ins so_reg_reg:$shift),
3981                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3982                   [(set GPRnopc:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3983                   Sched<[WriteALU]> {
3984   bits<4> Rd;
3985   bits<12> shift;
3986   let Inst{25} = 0;
3987   let Inst{19-16} = 0b0000;
3988   let Inst{15-12} = Rd;
3989   let Inst{11-8} = shift{11-8};
3990   let Inst{7} = 0;
3991   let Inst{6-5} = shift{6-5};
3992   let Inst{4} = 1;
3993   let Inst{3-0} = shift{3-0};
3994
3995   let Unpredictable{19-16} = 0b1111;
3996 }
3997 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3998 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3999                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
4000                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
4001   bits<4> Rd;
4002   bits<12> imm;
4003   let Inst{25} = 1;
4004   let Inst{19-16} = 0b0000;
4005   let Inst{15-12} = Rd;
4006   let Inst{11-0} = imm;
4007 }
4008
4009 let AddedComplexity = 1 in
4010 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
4011              (BICri GPR:$src, mod_imm_not:$imm)>;
4012
4013 //===----------------------------------------------------------------------===//
4014 //  Multiply Instructions.
4015 //
4016 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
4017              string opc, string asm, list<dag> pattern>
4018   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
4019   bits<4> Rd;
4020   bits<4> Rm;
4021   bits<4> Rn;
4022   let Inst{19-16} = Rd;
4023   let Inst{11-8}  = Rm;
4024   let Inst{3-0}   = Rn;
4025 }
4026 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
4027              string opc, string asm, list<dag> pattern>
4028   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
4029   bits<4> RdLo;
4030   bits<4> RdHi;
4031   bits<4> Rm;
4032   bits<4> Rn;
4033   let Inst{19-16} = RdHi;
4034   let Inst{15-12} = RdLo;
4035   let Inst{11-8}  = Rm;
4036   let Inst{3-0}   = Rn;
4037 }
4038 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
4039              string opc, string asm, list<dag> pattern>
4040   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
4041   bits<4> RdLo;
4042   bits<4> RdHi;
4043   bits<4> Rm;
4044   bits<4> Rn;
4045   let Inst{19-16} = RdHi;
4046   let Inst{15-12} = RdLo;
4047   let Inst{11-8}  = Rm;
4048   let Inst{3-0}   = Rn;
4049 }
4050
4051 // FIXME: The v5 pseudos are only necessary for the additional Constraint
4052 //        property. Remove them when it's possible to add those properties
4053 //        on an individual MachineInstr, not just an instruction description.
4054 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
4055 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
4056                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
4057                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
4058                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
4059                   Requires<[IsARM, HasV6]>,
4060          Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4061   let Inst{15-12} = 0b0000;
4062   let Unpredictable{15-12} = 0b1111;
4063 }
4064
4065 let Constraints = "@earlyclobber $Rd" in
4066 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
4067                                                     pred:$p, cc_out:$s),
4068                            4, IIC_iMUL32,
4069                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
4070                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
4071                Requires<[IsARM, NoV6, UseMulOps]>,
4072            Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4073 }
4074
4075 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
4076                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
4077                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
4078         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
4079                      Requires<[IsARM, HasV6, UseMulOps]>,
4080         Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4081   bits<4> Ra;
4082   let Inst{15-12} = Ra;
4083 }
4084
4085 let Constraints = "@earlyclobber $Rd" in
4086 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
4087                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
4088                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
4089          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
4090   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
4091                            Requires<[IsARM, NoV6]>,
4092            Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4093
4094 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4095                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
4096                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
4097                    Requires<[IsARM, HasV6T2, UseMulOps]>,
4098           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]> {
4099   bits<4> Rd;
4100   bits<4> Rm;
4101   bits<4> Rn;
4102   bits<4> Ra;
4103   let Inst{19-16} = Rd;
4104   let Inst{15-12} = Ra;
4105   let Inst{11-8}  = Rm;
4106   let Inst{3-0}   = Rn;
4107 }
4108
4109 // Extra precision multiplies with low / high results
4110 let hasSideEffects = 0 in {
4111 let isCommutable = 1 in {
4112 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
4113                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4114                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm",
4115                     [(set GPR:$RdLo, GPR:$RdHi,
4116                           (smullohi GPR:$Rn, GPR:$Rm))]>,
4117                     Requires<[IsARM, HasV6]>,
4118            Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4119
4120 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
4121                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
4122                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm",
4123                     [(set GPR:$RdLo, GPR:$RdHi,
4124                           (umullohi GPR:$Rn, GPR:$Rm))]>,
4125                     Requires<[IsARM, HasV6]>,
4126            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL]>;
4127
4128 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
4129 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4130                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4131                             4, IIC_iMUL64,
4132                             [(set GPR:$RdLo, GPR:$RdHi,
4133                                   (smullohi GPR:$Rn, GPR:$Rm))],
4134           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4135                            Requires<[IsARM, NoV6]>,
4136               Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4137
4138 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4139                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4140                             4, IIC_iMUL64,
4141                             [(set GPR:$RdLo, GPR:$RdHi,
4142                                   (umullohi GPR:$Rn, GPR:$Rm))],
4143           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4144                            Requires<[IsARM, NoV6]>,
4145              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4146 }
4147 }
4148
4149 // Multiply + accumulate
4150 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
4151                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4152                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4153          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4154            Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4155 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
4156                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
4157                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4158          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4159             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4160
4161 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
4162                                (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4163                                IIC_iMAC64,
4164                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4165          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>,
4166             Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]> {
4167   bits<4> RdLo;
4168   bits<4> RdHi;
4169   bits<4> Rm;
4170   bits<4> Rn;
4171   let Inst{19-16} = RdHi;
4172   let Inst{15-12} = RdLo;
4173   let Inst{11-8}  = Rm;
4174   let Inst{3-0}   = Rn;
4175 }
4176
4177 let Constraints =
4178     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
4179 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4180                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4181                               4, IIC_iMAC64, [],
4182              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4183                            pred:$p, cc_out:$s)>,
4184                            Requires<[IsARM, NoV6]>,
4185               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4186 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
4187                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
4188                               4, IIC_iMAC64, [],
4189              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
4190                            pred:$p, cc_out:$s)>,
4191                            Requires<[IsARM, NoV6]>,
4192               Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4193 }
4194
4195 } // hasSideEffects
4196
4197 // Most significant word multiply
4198 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4199                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
4200                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
4201             Requires<[IsARM, HasV6]>,
4202             Sched<[WriteMUL32, ReadMUL, ReadMUL]> {
4203   let Inst{15-12} = 0b1111;
4204 }
4205
4206 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4207                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
4208                [(set GPR:$Rd, (ARMsmmlar GPR:$Rn, GPR:$Rm, (i32 0)))]>,
4209             Requires<[IsARM, HasV6]>,
4210              Sched<[WriteMUL32, ReadMUL, ReadMUL]>  {
4211   let Inst{15-12} = 0b1111;
4212 }
4213
4214 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
4215                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4216                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
4217                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
4218             Requires<[IsARM, HasV6, UseMulOps]>,
4219             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4220
4221 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
4222                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4223                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
4224                [(set GPR:$Rd, (ARMsmmlar GPR:$Rn, GPR:$Rm, GPR:$Ra))]>,
4225             Requires<[IsARM, HasV6]>,
4226              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4227
4228 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
4229                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4230                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
4231             Requires<[IsARM, HasV6, UseMulOps]>,
4232             Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4233
4234 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
4235                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
4236                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
4237                [(set GPR:$Rd, (ARMsmmlsr GPR:$Rn, GPR:$Rm, GPR:$Ra))]>,
4238             Requires<[IsARM, HasV6]>,
4239              Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4240
4241 multiclass AI_smul<string opc> {
4242   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4243               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
4244               [(set GPR:$Rd, (bb_mul GPR:$Rn, GPR:$Rm))]>,
4245            Requires<[IsARM, HasV5TE]>,
4246            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4247
4248   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4249               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
4250               [(set GPR:$Rd, (bt_mul GPR:$Rn, GPR:$Rm))]>,
4251            Requires<[IsARM, HasV5TE]>,
4252            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4253
4254   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4255               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4256               [(set GPR:$Rd, (tb_mul GPR:$Rn, GPR:$Rm))]>,
4257            Requires<[IsARM, HasV5TE]>,
4258            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4259
4260   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4261               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4262               [(set GPR:$Rd, (tt_mul GPR:$Rn, GPR:$Rm))]>,
4263             Requires<[IsARM, HasV5TE]>,
4264            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4265
4266   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4267               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4268               [(set GPR:$Rd, (ARMsmulwb GPR:$Rn, GPR:$Rm))]>,
4269            Requires<[IsARM, HasV5TE]>,
4270            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4271
4272   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4273               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4274               [(set GPR:$Rd, (ARMsmulwt GPR:$Rn, GPR:$Rm))]>,
4275             Requires<[IsARM, HasV5TE]>,
4276            Sched<[WriteMUL16, ReadMUL, ReadMUL]>;
4277 }
4278
4279
4280 multiclass AI_smla<string opc> {
4281   let DecoderMethod = "DecodeSMLAInstruction" in {
4282   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4283               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4284               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4285               [(set GPRnopc:$Rd, (add GPR:$Ra,
4286                                       (bb_mul GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4287            Requires<[IsARM, HasV5TE, UseMulOps]>,
4288            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4289
4290   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4291               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4292               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4293               [(set GPRnopc:$Rd, (add GPR:$Ra,
4294                                       (bt_mul GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4295            Requires<[IsARM, HasV5TE, UseMulOps]>,
4296            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4297
4298   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4299               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4300               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4301               [(set GPRnopc:$Rd, (add GPR:$Ra,
4302                                       (tb_mul GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4303            Requires<[IsARM, HasV5TE, UseMulOps]>,
4304            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4305
4306   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4307               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4308               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4309              [(set GPRnopc:$Rd, (add GPR:$Ra,
4310                                      (tt_mul GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4311             Requires<[IsARM, HasV5TE, UseMulOps]>,
4312             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4313
4314   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4315               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4316               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4317               [(set GPRnopc:$Rd,
4318                     (add GPR:$Ra, (ARMsmulwb GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4319            Requires<[IsARM, HasV5TE, UseMulOps]>,
4320            Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4321
4322   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4323               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4324               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4325               [(set GPRnopc:$Rd,
4326                     (add GPR:$Ra, (ARMsmulwt GPRnopc:$Rn, GPRnopc:$Rm)))]>,
4327             Requires<[IsARM, HasV5TE, UseMulOps]>,
4328             Sched<[WriteMAC16, ReadMUL, ReadMUL, ReadMAC]>;
4329   }
4330 }
4331
4332 defm SMUL : AI_smul<"smul">;
4333 defm SMLA : AI_smla<"smla">;
4334
4335 // Halfword multiply accumulate long: SMLAL<x><y>.
4336 class SMLAL<bits<2> opc1, string asm>
4337  : AMulxyI64<0b0001010, opc1,
4338         (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4339         (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4340         IIC_iMAC64, asm, "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4341         RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4342         Requires<[IsARM, HasV5TE]>,
4343         Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4344
4345 def SMLALBB : SMLAL<0b00, "smlalbb">;
4346 def SMLALBT : SMLAL<0b10, "smlalbt">;
4347 def SMLALTB : SMLAL<0b01, "smlaltb">;
4348 def SMLALTT : SMLAL<0b11, "smlaltt">;
4349
4350 def : ARMV5TEPat<(ARMsmlalbb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4351                  (SMLALBB $Rn, $Rm, $RLo, $RHi)>;
4352 def : ARMV5TEPat<(ARMsmlalbt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4353                  (SMLALBT $Rn, $Rm, $RLo, $RHi)>;
4354 def : ARMV5TEPat<(ARMsmlaltb GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4355                  (SMLALTB $Rn, $Rm, $RLo, $RHi)>;
4356 def : ARMV5TEPat<(ARMsmlaltt GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi),
4357                  (SMLALTT $Rn, $Rm, $RLo, $RHi)>;
4358
4359 // Helper class for AI_smld.
4360 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4361                     InstrItinClass itin, string opc, string asm>
4362   : AI<oops, iops, MulFrm, itin, opc, asm, []>,
4363        Requires<[IsARM, HasV6]> {
4364   bits<4> Rn;
4365   bits<4> Rm;
4366   let Inst{27-23} = 0b01110;
4367   let Inst{22}    = long;
4368   let Inst{21-20} = 0b00;
4369   let Inst{11-8}  = Rm;
4370   let Inst{7}     = 0;
4371   let Inst{6}     = sub;
4372   let Inst{5}     = swap;
4373   let Inst{4}     = 1;
4374   let Inst{3-0}   = Rn;
4375 }
4376 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4377                 InstrItinClass itin, string opc, string asm>
4378   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4379   bits<4> Rd;
4380   let Inst{15-12} = 0b1111;
4381   let Inst{19-16} = Rd;
4382 }
4383 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4384                 InstrItinClass itin, string opc, string asm>
4385   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4386   bits<4> Ra;
4387   bits<4> Rd;
4388   let Inst{19-16} = Rd;
4389   let Inst{15-12} = Ra;
4390 }
4391 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4392                   InstrItinClass itin, string opc, string asm>
4393   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4394   bits<4> RdLo;
4395   bits<4> RdHi;
4396   let Inst{19-16} = RdHi;
4397   let Inst{15-12} = RdLo;
4398 }
4399
4400 multiclass AI_smld<bit sub, string opc> {
4401
4402   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4403                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4404                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">,
4405           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4406
4407   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4408                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4409                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">,
4410           Sched<[WriteMAC32, ReadMUL, ReadMUL, ReadMAC]>;
4411
4412   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4413                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4414                   NoItinerary,
4415                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">,
4416                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4417           Sched<[WriteMAC64Lo, WriteMAC64Hi, ReadMUL, ReadMUL, ReadMAC, ReadMAC]>;
4418
4419   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4420                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4421                   NoItinerary,
4422                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">,
4423                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">,
4424              Sched<[WriteMUL64Lo, WriteMUL64Hi, ReadMUL, ReadMUL]>;
4425 }
4426
4427 defm SMLA : AI_smld<0, "smla">;
4428 defm SMLS : AI_smld<1, "smls">;
4429
4430 def : ARMV6Pat<(int_arm_smlad GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4431                (SMLAD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4432 def : ARMV6Pat<(int_arm_smladx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4433                (SMLADX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4434 def : ARMV6Pat<(int_arm_smlsd GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4435                (SMLSD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4436 def : ARMV6Pat<(int_arm_smlsdx GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4437                (SMLSDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra)>;
4438 def : ARMV6Pat<(ARMSmlald GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4439                (SMLALD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4440 def : ARMV6Pat<(ARMSmlaldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4441                (SMLALDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4442 def : ARMV6Pat<(ARMSmlsld GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4443                (SMLSLD GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4444 def : ARMV6Pat<(ARMSmlsldx GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi),
4445                (SMLSLDX GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$RLo, GPRnopc:$RHi)>;
4446
4447 multiclass AI_sdml<bit sub, string opc> {
4448
4449   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4450                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">,
4451         Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4452   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4453                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">,
4454          Sched<[WriteMUL32, ReadMUL, ReadMUL]>;
4455 }
4456
4457 defm SMUA : AI_sdml<0, "smua">;
4458 defm SMUS : AI_sdml<1, "smus">;
4459
4460 def : ARMV6Pat<(int_arm_smuad GPRnopc:$Rn, GPRnopc:$Rm),
4461                (SMUAD GPRnopc:$Rn, GPRnopc:$Rm)>;
4462 def : ARMV6Pat<(int_arm_smuadx GPRnopc:$Rn, GPRnopc:$Rm),
4463                (SMUADX GPRnopc:$Rn, GPRnopc:$Rm)>;
4464 def : ARMV6Pat<(int_arm_smusd GPRnopc:$Rn, GPRnopc:$Rm),
4465                (SMUSD GPRnopc:$Rn, GPRnopc:$Rm)>;
4466 def : ARMV6Pat<(int_arm_smusdx GPRnopc:$Rn, GPRnopc:$Rm),
4467                (SMUSDX GPRnopc:$Rn, GPRnopc:$Rm)>;
4468
4469 //===----------------------------------------------------------------------===//
4470 //  Division Instructions (ARMv7-A with virtualization extension)
4471 //
4472 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4473                    "sdiv", "\t$Rd, $Rn, $Rm",
4474                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4475            Requires<[IsARM, HasDivideInARM]>,
4476            Sched<[WriteDIV]>;
4477
4478 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4479                    "udiv", "\t$Rd, $Rn, $Rm",
4480                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4481            Requires<[IsARM, HasDivideInARM]>,
4482            Sched<[WriteDIV]>;
4483
4484 //===----------------------------------------------------------------------===//
4485 //  Misc. Arithmetic Instructions.
4486 //
4487
4488 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4489               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4490               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4491            Sched<[WriteALU]>;
4492
4493 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4494               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4495               [(set GPR:$Rd, (bitreverse GPR:$Rm))]>,
4496            Requires<[IsARM, HasV6T2]>,
4497            Sched<[WriteALU]>;
4498
4499 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4500               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4501               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4502            Sched<[WriteALU]>;
4503
4504 let AddedComplexity = 5 in
4505 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4506                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4507                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4508                Requires<[IsARM, HasV6]>,
4509            Sched<[WriteALU]>;
4510
4511 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4512               (REV16 (LDRH addrmode3:$addr))>;
4513 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4514                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4515
4516 let AddedComplexity = 5 in
4517 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4518                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4519                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4520                Requires<[IsARM, HasV6]>,
4521            Sched<[WriteALU]>;
4522
4523 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4524                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4525                (REVSH GPR:$Rm)>;
4526
4527 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4528                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4529                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4530                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4531                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4532                                            0xFFFF0000)))]>,
4533                Requires<[IsARM, HasV6]>,
4534            Sched<[WriteALUsi, ReadALU]>;
4535
4536 // Alternate cases for PKHBT where identities eliminate some nodes.
4537 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4538                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4539 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4540                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4541
4542 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4543 // will match the pattern below.
4544 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4545                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4546                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4547                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4548                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4549                                            0xFFFF)))]>,
4550                Requires<[IsARM, HasV6]>,
4551            Sched<[WriteALUsi, ReadALU]>;
4552
4553 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4554 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4555 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4556 // pkhtb src1, src2, asr (17..31).
4557 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4558                    (srl GPRnopc:$src2, imm16:$sh)),
4559                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4560 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4561                    (sra GPRnopc:$src2, imm16_31:$sh)),
4562                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4563 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4564                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4565                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4566
4567 //===----------------------------------------------------------------------===//
4568 // CRC Instructions
4569 //
4570 // Polynomials:
4571 // + CRC32{B,H,W}       0x04C11DB7
4572 // + CRC32C{B,H,W}      0x1EDC6F41
4573 //
4574
4575 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4576   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4577                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4578                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4579                Requires<[IsARM, HasV8, HasCRC]> {
4580   bits<4> Rd;
4581   bits<4> Rn;
4582   bits<4> Rm;
4583
4584   let Inst{31-28} = 0b1110;
4585   let Inst{27-23} = 0b00010;
4586   let Inst{22-21} = sz;
4587   let Inst{20}    = 0;
4588   let Inst{19-16} = Rn;
4589   let Inst{15-12} = Rd;
4590   let Inst{11-10} = 0b00;
4591   let Inst{9}     = C;
4592   let Inst{8}     = 0;
4593   let Inst{7-4}   = 0b0100;
4594   let Inst{3-0}   = Rm;
4595
4596   let Unpredictable{11-8} = 0b1101;
4597 }
4598
4599 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4600 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4601 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4602 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4603 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4604 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4605
4606 //===----------------------------------------------------------------------===//
4607 // ARMv8.1a Privilege Access Never extension
4608 //
4609 // SETPAN #imm1
4610
4611 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4612                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4613   bits<1> imm;
4614
4615   let Inst{31-28} = 0b1111;
4616   let Inst{27-20} = 0b00010001;
4617   let Inst{19-16} = 0b0000;
4618   let Inst{15-10} = 0b000000;
4619   let Inst{9} = imm;
4620   let Inst{8} = 0b0;
4621   let Inst{7-4} = 0b0000;
4622   let Inst{3-0} = 0b0000;
4623
4624   let Unpredictable{19-16} = 0b1111;
4625   let Unpredictable{15-10} = 0b111111;
4626   let Unpredictable{8} = 0b1;
4627   let Unpredictable{3-0} = 0b1111;
4628 }
4629
4630 //===----------------------------------------------------------------------===//
4631 //  Comparison Instructions...
4632 //
4633
4634 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4635                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr, ARMcmp>;
4636
4637 // ARMcmpZ can re-use the above instruction definitions.
4638 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4639              (CMPri   GPR:$src, mod_imm:$imm)>;
4640 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4641              (CMPrr   GPR:$src, GPR:$rhs)>;
4642 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4643              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4644 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4645              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4646
4647 // CMN register-integer
4648 let isCompare = 1, Defs = [CPSR] in {
4649 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4650                 "cmn", "\t$Rn, $imm",
4651                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4652                 Sched<[WriteCMP, ReadALU]> {
4653   bits<4> Rn;
4654   bits<12> imm;
4655   let Inst{25} = 1;
4656   let Inst{20} = 1;
4657   let Inst{19-16} = Rn;
4658   let Inst{15-12} = 0b0000;
4659   let Inst{11-0} = imm;
4660
4661   let Unpredictable{15-12} = 0b1111;
4662 }
4663
4664 // CMN register-register/shift
4665 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4666                  "cmn", "\t$Rn, $Rm",
4667                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4668                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4669   bits<4> Rn;
4670   bits<4> Rm;
4671   let isCommutable = 1;
4672   let Inst{25} = 0;
4673   let Inst{20} = 1;
4674   let Inst{19-16} = Rn;
4675   let Inst{15-12} = 0b0000;
4676   let Inst{11-4} = 0b00000000;
4677   let Inst{3-0} = Rm;
4678
4679   let Unpredictable{15-12} = 0b1111;
4680 }
4681
4682 def CMNzrsi : AI1<0b1011, (outs),
4683                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4684                   "cmn", "\t$Rn, $shift",
4685                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4686                     GPR:$Rn, so_reg_imm:$shift)]>,
4687                     Sched<[WriteCMPsi, ReadALU]> {
4688   bits<4> Rn;
4689   bits<12> shift;
4690   let Inst{25} = 0;
4691   let Inst{20} = 1;
4692   let Inst{19-16} = Rn;
4693   let Inst{15-12} = 0b0000;
4694   let Inst{11-5} = shift{11-5};
4695   let Inst{4} = 0;
4696   let Inst{3-0} = shift{3-0};
4697
4698   let Unpredictable{15-12} = 0b1111;
4699 }
4700
4701 def CMNzrsr : AI1<0b1011, (outs),
4702                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4703                   "cmn", "\t$Rn, $shift",
4704                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4705                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4706                     Sched<[WriteCMPsr, ReadALU]> {
4707   bits<4> Rn;
4708   bits<12> shift;
4709   let Inst{25} = 0;
4710   let Inst{20} = 1;
4711   let Inst{19-16} = Rn;
4712   let Inst{15-12} = 0b0000;
4713   let Inst{11-8} = shift{11-8};
4714   let Inst{7} = 0;
4715   let Inst{6-5} = shift{6-5};
4716   let Inst{4} = 1;
4717   let Inst{3-0} = shift{3-0};
4718
4719   let Unpredictable{15-12} = 0b1111;
4720 }
4721
4722 }
4723
4724 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4725              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4726
4727 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4728              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4729
4730 // Note that TST/TEQ don't set all the same flags that CMP does!
4731 defm TST  : AI1_cmp_irs<0b1000, "tst",
4732                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4733                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4734                       "DecodeTSTInstruction">;
4735 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4736                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4737                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4738
4739 // Pseudo i64 compares for some floating point compares.
4740 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4741     Defs = [CPSR] in {
4742 def BCCi64 : PseudoInst<(outs),
4743     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4744      IIC_Br,
4745     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4746     Sched<[WriteBr]>;
4747
4748 def BCCZi64 : PseudoInst<(outs),
4749      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4750     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4751     Sched<[WriteBr]>;
4752 } // usesCustomInserter
4753
4754
4755 // Conditional moves
4756 let hasSideEffects = 0 in {
4757
4758 let isCommutable = 1, isSelect = 1 in
4759 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4760                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4761                            4, IIC_iCMOVr,
4762                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4763                                                    cmovpred:$p))]>,
4764              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4765
4766 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4767                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4768                             4, IIC_iCMOVsr,
4769                             [(set GPR:$Rd,
4770                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4771                                            cmovpred:$p))]>,
4772       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4773 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4774                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4775                            4, IIC_iCMOVsr,
4776   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4777                             cmovpred:$p))]>,
4778       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4779
4780
4781 let isMoveImm = 1 in
4782 def MOVCCi16
4783     : ARMPseudoInst<(outs GPR:$Rd),
4784                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4785                     4, IIC_iMOVi,
4786                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4787                                             cmovpred:$p))]>,
4788       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4789       Sched<[WriteALU]>;
4790
4791 let isMoveImm = 1 in
4792 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4793                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4794                            4, IIC_iCMOVi,
4795                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4796                                                    cmovpred:$p))]>,
4797       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4798
4799 // Two instruction predicate mov immediate.
4800 let isMoveImm = 1 in
4801 def MOVCCi32imm
4802     : ARMPseudoInst<(outs GPR:$Rd),
4803                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4804                     8, IIC_iCMOVix2,
4805                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4806                                             cmovpred:$p))]>,
4807       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4808
4809 let isMoveImm = 1 in
4810 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4811                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4812                            4, IIC_iCMOVi,
4813                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4814                                                    cmovpred:$p))]>,
4815                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4816
4817 } // hasSideEffects
4818
4819
4820 //===----------------------------------------------------------------------===//
4821 // Atomic operations intrinsics
4822 //
4823
4824 def MemBarrierOptOperand : AsmOperandClass {
4825   let Name = "MemBarrierOpt";
4826   let ParserMethod = "parseMemBarrierOptOperand";
4827 }
4828 def memb_opt : Operand<i32> {
4829   let PrintMethod = "printMemBOption";
4830   let ParserMatchClass = MemBarrierOptOperand;
4831   let DecoderMethod = "DecodeMemBarrierOption";
4832 }
4833
4834 def InstSyncBarrierOptOperand : AsmOperandClass {
4835   let Name = "InstSyncBarrierOpt";
4836   let ParserMethod = "parseInstSyncBarrierOptOperand";
4837 }
4838 def instsyncb_opt : Operand<i32> {
4839   let PrintMethod = "printInstSyncBOption";
4840   let ParserMatchClass = InstSyncBarrierOptOperand;
4841   let DecoderMethod = "DecodeInstSyncBarrierOption";
4842 }
4843
4844 def TraceSyncBarrierOptOperand : AsmOperandClass {
4845   let Name = "TraceSyncBarrierOpt";
4846   let ParserMethod = "parseTraceSyncBarrierOptOperand";
4847 }
4848 def tsb_opt : Operand<i32> {
4849   let PrintMethod = "printTraceSyncBOption";
4850   let ParserMatchClass = TraceSyncBarrierOptOperand;
4851 }
4852
4853 // Memory barriers protect the atomic sequences
4854 let hasSideEffects = 1 in {
4855 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4856                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4857                 Requires<[IsARM, HasDB]> {
4858   bits<4> opt;
4859   let Inst{31-4} = 0xf57ff05;
4860   let Inst{3-0} = opt;
4861 }
4862
4863 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4864                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4865                 Requires<[IsARM, HasDB]> {
4866   bits<4> opt;
4867   let Inst{31-4} = 0xf57ff04;
4868   let Inst{3-0} = opt;
4869 }
4870
4871 // ISB has only full system option
4872 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4873                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4874                 Requires<[IsARM, HasDB]> {
4875   bits<4> opt;
4876   let Inst{31-4} = 0xf57ff06;
4877   let Inst{3-0} = opt;
4878 }
4879
4880 let hasNoSchedulingInfo = 1 in
4881 def TSB : AInoP<(outs), (ins tsb_opt:$opt), MiscFrm, NoItinerary,
4882                 "tsb", "\t$opt", []>, Requires<[IsARM, HasV8_4a]> {
4883   let Inst{31-0} = 0xe320f012;
4884 }
4885
4886 }
4887
4888 // Armv8.5-A speculation barrier
4889 def SB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "sb", "", []>,
4890          Requires<[IsARM, HasSB]>, Sched<[]> {
4891   let Inst{31-0} = 0xf57ff070;
4892   let Unpredictable = 0x000fff0f;
4893   let hasSideEffects = 1;
4894 }
4895
4896 let usesCustomInserter = 1, Defs = [CPSR], hasNoSchedulingInfo = 1 in {
4897   // Pseudo instruction that combines movs + predicated rsbmi
4898   // to implement integer ABS
4899   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4900 }
4901
4902 let usesCustomInserter = 1, Defs = [CPSR], hasNoSchedulingInfo = 1 in {
4903     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4904       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4905       NoItinerary,
4906       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4907 }
4908
4909 let hasPostISelHook = 1, Constraints = "$newdst = $dst, $newsrc = $src" in {
4910     // %newsrc, %newdst = MEMCPY %dst, %src, N, ...N scratch regs...
4911     // Copies N registers worth of memory from address %src to address %dst
4912     // and returns the incremented addresses.  N scratch register will
4913     // be attached for the copy to use.
4914     def MEMCPY : PseudoInst<
4915       (outs GPR:$newdst, GPR:$newsrc),
4916       (ins GPR:$dst, GPR:$src, i32imm:$nreg, variable_ops),
4917       NoItinerary,
4918       [(set GPR:$newdst, GPR:$newsrc,
4919             (ARMmemcopy GPR:$dst, GPR:$src, imm:$nreg))]>;
4920 }
4921
4922 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4923   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4924 }]>;
4925
4926 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4927   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4928 }]>;
4929
4930 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4931   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4932 }]>;
4933
4934 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4935                       (int_arm_strex node:$val, node:$ptr), [{
4936   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4937 }]>;
4938
4939 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4940                       (int_arm_strex node:$val, node:$ptr), [{
4941   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4942 }]>;
4943
4944 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4945                       (int_arm_strex node:$val, node:$ptr), [{
4946   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4947 }]>;
4948
4949 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4950   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4951 }]>;
4952
4953 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4954   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4955 }]>;
4956
4957 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4958   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4959 }]>;
4960
4961 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4962                       (int_arm_stlex node:$val, node:$ptr), [{
4963   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4964 }]>;
4965
4966 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4967                       (int_arm_stlex node:$val, node:$ptr), [{
4968   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4969 }]>;
4970
4971 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4972                       (int_arm_stlex node:$val, node:$ptr), [{
4973   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4974 }]>;
4975
4976 let mayLoad = 1 in {
4977 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4978                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4979                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4980 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4981                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4982                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4983 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4984                      NoItinerary, "ldrex", "\t$Rt, $addr",
4985                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4986 let hasExtraDefRegAllocReq = 1 in
4987 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4988                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4989   let DecoderMethod = "DecodeDoubleRegLoad";
4990 }
4991
4992 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4993                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4994                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4995 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4996                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4997                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4998 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4999                      NoItinerary, "ldaex", "\t$Rt, $addr",
5000                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
5001 let hasExtraDefRegAllocReq = 1 in
5002 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
5003                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
5004   let DecoderMethod = "DecodeDoubleRegLoad";
5005 }
5006 }
5007
5008 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
5009 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5010                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
5011                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
5012                                             addr_offset_none:$addr))]>;
5013 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5014                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
5015                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
5016                                             addr_offset_none:$addr))]>;
5017 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5018                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
5019                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
5020                                             addr_offset_none:$addr))]>;
5021 let hasExtraSrcRegAllocReq = 1 in
5022 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
5023                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
5024                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
5025   let DecoderMethod = "DecodeDoubleRegStore";
5026 }
5027 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5028                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
5029                     [(set GPR:$Rd,
5030                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
5031 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5032                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
5033                     [(set GPR:$Rd,
5034                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
5035 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
5036                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
5037                     [(set GPR:$Rd,
5038                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
5039 let hasExtraSrcRegAllocReq = 1 in
5040 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
5041                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
5042                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
5043   let DecoderMethod = "DecodeDoubleRegStore";
5044 }
5045 }
5046
5047 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
5048                 [(int_arm_clrex)]>,
5049             Requires<[IsARM, HasV6K]>  {
5050   let Inst{31-0} = 0b11110101011111111111000000011111;
5051 }
5052
5053 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
5054              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
5055 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
5056              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
5057
5058 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
5059              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
5060 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
5061              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
5062
5063 class acquiring_load<PatFrag base>
5064   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
5065   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
5066   return isAcquireOrStronger(Ordering);
5067 }]>;
5068
5069 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
5070 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
5071 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
5072
5073 class releasing_store<PatFrag base>
5074   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
5075   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
5076   return isReleaseOrStronger(Ordering);
5077 }]>;
5078
5079 def atomic_store_release_8  : releasing_store<atomic_store_8>;
5080 def atomic_store_release_16 : releasing_store<atomic_store_16>;
5081 def atomic_store_release_32 : releasing_store<atomic_store_32>;
5082
5083 let AddedComplexity = 8 in {
5084   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
5085   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
5086   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
5087   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
5088   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
5089   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
5090 }
5091
5092 // SWP/SWPB are deprecated in V6/V7 and optional in v7VE.
5093 // FIXME Use InstAlias to generate LDREX/STREX pairs instead.
5094 let mayLoad = 1, mayStore = 1 in {
5095 def SWP : AIswp<0, (outs GPRnopc:$Rt),
5096                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
5097                 Requires<[IsARM,PreV8]>;
5098 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
5099                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
5100                 Requires<[IsARM,PreV8]>;
5101 }
5102
5103 //===----------------------------------------------------------------------===//
5104 // Coprocessor Instructions.
5105 //
5106
5107 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5108             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5109             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5110             [(int_arm_cdp timm:$cop, timm:$opc1, timm:$CRd, timm:$CRn,
5111                           timm:$CRm, timm:$opc2)]>,
5112             Requires<[IsARM,PreV8]> {
5113   bits<4> opc1;
5114   bits<4> CRn;
5115   bits<4> CRd;
5116   bits<4> cop;
5117   bits<3> opc2;
5118   bits<4> CRm;
5119
5120   let Inst{3-0}   = CRm;
5121   let Inst{4}     = 0;
5122   let Inst{7-5}   = opc2;
5123   let Inst{11-8}  = cop;
5124   let Inst{15-12} = CRd;
5125   let Inst{19-16} = CRn;
5126   let Inst{23-20} = opc1;
5127
5128   let DecoderNamespace = "CoProc";
5129 }
5130
5131 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5132                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
5133                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
5134                [(int_arm_cdp2 timm:$cop, timm:$opc1, timm:$CRd, timm:$CRn,
5135                               timm:$CRm, timm:$opc2)]>,
5136                Requires<[IsARM,PreV8]> {
5137   let Inst{31-28} = 0b1111;
5138   bits<4> opc1;
5139   bits<4> CRn;
5140   bits<4> CRd;
5141   bits<4> cop;
5142   bits<3> opc2;
5143   bits<4> CRm;
5144
5145   let Inst{3-0}   = CRm;
5146   let Inst{4}     = 0;
5147   let Inst{7-5}   = opc2;
5148   let Inst{11-8}  = cop;
5149   let Inst{15-12} = CRd;
5150   let Inst{19-16} = CRn;
5151   let Inst{23-20} = opc1;
5152
5153   let DecoderNamespace = "CoProc";
5154 }
5155
5156 class ACI<dag oops, dag iops, string opc, string asm,
5157             list<dag> pattern, IndexMode im = IndexModeNone>
5158   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5159       opc, asm, "", pattern> {
5160   let Inst{27-25} = 0b110;
5161 }
5162 class ACInoP<dag oops, dag iops, string opc, string asm,
5163           list<dag> pattern, IndexMode im = IndexModeNone>
5164   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
5165          opc, asm, "", pattern> {
5166   let Inst{31-28} = 0b1111;
5167   let Inst{27-25} = 0b110;
5168 }
5169
5170 let DecoderNamespace = "CoProc" in {
5171 multiclass LdStCop<bit load, bit Dbit, string asm, list<dag> pattern> {
5172   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5173                     asm, "\t$cop, $CRd, $addr", pattern> {
5174     bits<13> addr;
5175     bits<4> cop;
5176     bits<4> CRd;
5177     let Inst{24} = 1; // P = 1
5178     let Inst{23} = addr{8};
5179     let Inst{22} = Dbit;
5180     let Inst{21} = 0; // W = 0
5181     let Inst{20} = load;
5182     let Inst{19-16} = addr{12-9};
5183     let Inst{15-12} = CRd;
5184     let Inst{11-8} = cop;
5185     let Inst{7-0} = addr{7-0};
5186     let DecoderMethod = "DecodeCopMemInstruction";
5187   }
5188   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5189                  asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5190     bits<13> addr;
5191     bits<4> cop;
5192     bits<4> CRd;
5193     let Inst{24} = 1; // P = 1
5194     let Inst{23} = addr{8};
5195     let Inst{22} = Dbit;
5196     let Inst{21} = 1; // W = 1
5197     let Inst{20} = load;
5198     let Inst{19-16} = addr{12-9};
5199     let Inst{15-12} = CRd;
5200     let Inst{11-8} = cop;
5201     let Inst{7-0} = addr{7-0};
5202     let DecoderMethod = "DecodeCopMemInstruction";
5203   }
5204   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5205                               postidx_imm8s4:$offset),
5206                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5207     bits<9> offset;
5208     bits<4> addr;
5209     bits<4> cop;
5210     bits<4> CRd;
5211     let Inst{24} = 0; // P = 0
5212     let Inst{23} = offset{8};
5213     let Inst{22} = Dbit;
5214     let Inst{21} = 1; // W = 1
5215     let Inst{20} = load;
5216     let Inst{19-16} = addr;
5217     let Inst{15-12} = CRd;
5218     let Inst{11-8} = cop;
5219     let Inst{7-0} = offset{7-0};
5220     let DecoderMethod = "DecodeCopMemInstruction";
5221   }
5222   def _OPTION : ACI<(outs),
5223                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5224                          coproc_option_imm:$option),
5225       asm, "\t$cop, $CRd, $addr, $option", []> {
5226     bits<8> option;
5227     bits<4> addr;
5228     bits<4> cop;
5229     bits<4> CRd;
5230     let Inst{24} = 0; // P = 0
5231     let Inst{23} = 1; // U = 1
5232     let Inst{22} = Dbit;
5233     let Inst{21} = 0; // W = 0
5234     let Inst{20} = load;
5235     let Inst{19-16} = addr;
5236     let Inst{15-12} = CRd;
5237     let Inst{11-8} = cop;
5238     let Inst{7-0} = option;
5239     let DecoderMethod = "DecodeCopMemInstruction";
5240   }
5241 }
5242 multiclass LdSt2Cop<bit load, bit Dbit, string asm, list<dag> pattern> {
5243   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
5244                        asm, "\t$cop, $CRd, $addr", pattern> {
5245     bits<13> addr;
5246     bits<4> cop;
5247     bits<4> CRd;
5248     let Inst{24} = 1; // P = 1
5249     let Inst{23} = addr{8};
5250     let Inst{22} = Dbit;
5251     let Inst{21} = 0; // W = 0
5252     let Inst{20} = load;
5253     let Inst{19-16} = addr{12-9};
5254     let Inst{15-12} = CRd;
5255     let Inst{11-8} = cop;
5256     let Inst{7-0} = addr{7-0};
5257     let DecoderMethod = "DecodeCopMemInstruction";
5258   }
5259   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
5260                     asm, "\t$cop, $CRd, $addr!", [], IndexModePre> {
5261     bits<13> addr;
5262     bits<4> cop;
5263     bits<4> CRd;
5264     let Inst{24} = 1; // P = 1
5265     let Inst{23} = addr{8};
5266     let Inst{22} = Dbit;
5267     let Inst{21} = 1; // W = 1
5268     let Inst{20} = load;
5269     let Inst{19-16} = addr{12-9};
5270     let Inst{15-12} = CRd;
5271     let Inst{11-8} = cop;
5272     let Inst{7-0} = addr{7-0};
5273     let DecoderMethod = "DecodeCopMemInstruction";
5274   }
5275   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5276                                  postidx_imm8s4:$offset),
5277                  asm, "\t$cop, $CRd, $addr, $offset", [], IndexModePost> {
5278     bits<9> offset;
5279     bits<4> addr;
5280     bits<4> cop;
5281     bits<4> CRd;
5282     let Inst{24} = 0; // P = 0
5283     let Inst{23} = offset{8};
5284     let Inst{22} = Dbit;
5285     let Inst{21} = 1; // W = 1
5286     let Inst{20} = load;
5287     let Inst{19-16} = addr;
5288     let Inst{15-12} = CRd;
5289     let Inst{11-8} = cop;
5290     let Inst{7-0} = offset{7-0};
5291     let DecoderMethod = "DecodeCopMemInstruction";
5292   }
5293   def _OPTION : ACInoP<(outs),
5294                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
5295                             coproc_option_imm:$option),
5296       asm, "\t$cop, $CRd, $addr, $option", []> {
5297     bits<8> option;
5298     bits<4> addr;
5299     bits<4> cop;
5300     bits<4> CRd;
5301     let Inst{24} = 0; // P = 0
5302     let Inst{23} = 1; // U = 1
5303     let Inst{22} = Dbit;
5304     let Inst{21} = 0; // W = 0
5305     let Inst{20} = load;
5306     let Inst{19-16} = addr;
5307     let Inst{15-12} = CRd;
5308     let Inst{11-8} = cop;
5309     let Inst{7-0} = option;
5310     let DecoderMethod = "DecodeCopMemInstruction";
5311   }
5312 }
5313
5314 defm LDC   : LdStCop <1, 0, "ldc", [(int_arm_ldc timm:$cop, timm:$CRd, addrmode5:$addr)]>;
5315 defm LDCL  : LdStCop <1, 1, "ldcl", [(int_arm_ldcl timm:$cop, timm:$CRd, addrmode5:$addr)]>;
5316 defm LDC2  : LdSt2Cop<1, 0, "ldc2", [(int_arm_ldc2 timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5317 defm LDC2L : LdSt2Cop<1, 1, "ldc2l", [(int_arm_ldc2l timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5318
5319 defm STC   : LdStCop <0, 0, "stc", [(int_arm_stc timm:$cop, timm:$CRd, addrmode5:$addr)]>;
5320 defm STCL  : LdStCop <0, 1, "stcl", [(int_arm_stcl timm:$cop, timm:$CRd, addrmode5:$addr)]>;
5321 defm STC2  : LdSt2Cop<0, 0, "stc2", [(int_arm_stc2 timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5322 defm STC2L : LdSt2Cop<0, 1, "stc2l", [(int_arm_stc2l timm:$cop, timm:$CRd, addrmode5:$addr)]>, Requires<[IsARM,PreV8]>;
5323
5324 } // DecoderNamespace = "CoProc"
5325
5326 //===----------------------------------------------------------------------===//
5327 // Move between coprocessor and ARM core register.
5328 //
5329
5330 class MovRCopro<string opc, bit direction, dag oops, dag iops,
5331                 list<dag> pattern>
5332   : ABI<0b1110, oops, iops, NoItinerary, opc,
5333         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
5334   let Inst{20} = direction;
5335   let Inst{4} = 1;
5336
5337   bits<4> Rt;
5338   bits<4> cop;
5339   bits<3> opc1;
5340   bits<3> opc2;
5341   bits<4> CRm;
5342   bits<4> CRn;
5343
5344   let Inst{15-12} = Rt;
5345   let Inst{11-8}  = cop;
5346   let Inst{23-21} = opc1;
5347   let Inst{7-5}   = opc2;
5348   let Inst{3-0}   = CRm;
5349   let Inst{19-16} = CRn;
5350
5351   let DecoderNamespace = "CoProc";
5352 }
5353
5354 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5355                     (outs),
5356                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5357                          c_imm:$CRm, imm0_7:$opc2),
5358                     [(int_arm_mcr timm:$cop, timm:$opc1, GPR:$Rt, timm:$CRn,
5359                                   timm:$CRm, timm:$opc2)]>,
5360                     ComplexDeprecationPredicate<"MCR">;
5361 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5362                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5363                         c_imm:$CRm, 0, pred:$p)>;
5364 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5365                     (outs GPRwithAPSR:$Rt),
5366                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5367                          imm0_7:$opc2), []>;
5368 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5369                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5370                         c_imm:$CRm, 0, pred:$p)>;
5371
5372 def : ARMPat<(int_arm_mrc timm:$cop, timm:$opc1, timm:$CRn, timm:$CRm, timm:$opc2),
5373              (MRC p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2)>;
5374
5375 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5376                  list<dag> pattern>
5377   : ABXI<0b1110, oops, iops, NoItinerary,
5378          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5379   let Inst{31-24} = 0b11111110;
5380   let Inst{20} = direction;
5381   let Inst{4} = 1;
5382
5383   bits<4> Rt;
5384   bits<4> cop;
5385   bits<3> opc1;
5386   bits<3> opc2;
5387   bits<4> CRm;
5388   bits<4> CRn;
5389
5390   let Inst{15-12} = Rt;
5391   let Inst{11-8}  = cop;
5392   let Inst{23-21} = opc1;
5393   let Inst{7-5}   = opc2;
5394   let Inst{3-0}   = CRm;
5395   let Inst{19-16} = CRn;
5396
5397   let DecoderNamespace = "CoProc";
5398 }
5399
5400 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5401                       (outs),
5402                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5403                            c_imm:$CRm, imm0_7:$opc2),
5404                       [(int_arm_mcr2 timm:$cop, timm:$opc1, GPR:$Rt, timm:$CRn,
5405                                      timm:$CRm, timm:$opc2)]>,
5406                       Requires<[IsARM,PreV8]>;
5407 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5408                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5409                          c_imm:$CRm, 0)>;
5410 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5411                       (outs GPRwithAPSR:$Rt),
5412                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5413                            imm0_7:$opc2), []>,
5414                       Requires<[IsARM,PreV8]>;
5415 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5416                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5417                          c_imm:$CRm, 0)>;
5418
5419 def : ARMV5TPat<(int_arm_mrc2 timm:$cop, timm:$opc1, timm:$CRn,
5420                               timm:$CRm, timm:$opc2),
5421                 (MRC2 p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2)>;
5422
5423 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5424                  pattern = []>
5425   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5426         pattern> {
5427
5428   let Inst{23-21} = 0b010;
5429   let Inst{20} = direction;
5430
5431   bits<4> Rt;
5432   bits<4> Rt2;
5433   bits<4> cop;
5434   bits<4> opc1;
5435   bits<4> CRm;
5436
5437   let Inst{15-12} = Rt;
5438   let Inst{19-16} = Rt2;
5439   let Inst{11-8}  = cop;
5440   let Inst{7-4}   = opc1;
5441   let Inst{3-0}   = CRm;
5442 }
5443
5444 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5445                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5446                       GPRnopc:$Rt2, c_imm:$CRm),
5447                       [(int_arm_mcrr timm:$cop, timm:$opc1, GPRnopc:$Rt,
5448                                      GPRnopc:$Rt2, timm:$CRm)]>;
5449 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5450                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5451                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5452
5453 class MovRRCopro2<string opc, bit direction, dag oops, dag iops,
5454                   list<dag> pattern = []>
5455   : ABXI<0b1100, oops, iops, NoItinerary,
5456          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5457     Requires<[IsARM,PreV8]> {
5458   let Inst{31-28} = 0b1111;
5459   let Inst{23-21} = 0b010;
5460   let Inst{20} = direction;
5461
5462   bits<4> Rt;
5463   bits<4> Rt2;
5464   bits<4> cop;
5465   bits<4> opc1;
5466   bits<4> CRm;
5467
5468   let Inst{15-12} = Rt;
5469   let Inst{19-16} = Rt2;
5470   let Inst{11-8}  = cop;
5471   let Inst{7-4}   = opc1;
5472   let Inst{3-0}   = CRm;
5473
5474   let DecoderMethod = "DecoderForMRRC2AndMCRR2";
5475 }
5476
5477 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5478                         (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5479                         GPRnopc:$Rt2, c_imm:$CRm),
5480                         [(int_arm_mcrr2 timm:$cop, timm:$opc1, GPRnopc:$Rt,
5481                                         GPRnopc:$Rt2, timm:$CRm)]>;
5482
5483 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */,
5484                        (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5485                        (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5486
5487 //===----------------------------------------------------------------------===//
5488 // Move between special register and ARM core register
5489 //
5490
5491 // Move to ARM core register from Special Register
5492 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5493               "mrs", "\t$Rd, apsr", []> {
5494   bits<4> Rd;
5495   let Inst{23-16} = 0b00001111;
5496   let Unpredictable{19-17} = 0b111;
5497
5498   let Inst{15-12} = Rd;
5499
5500   let Inst{11-0} = 0b000000000000;
5501   let Unpredictable{11-0} = 0b110100001111;
5502 }
5503
5504 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p), 0>,
5505          Requires<[IsARM]>;
5506
5507 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5508 // section B9.3.9, with the R bit set to 1.
5509 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5510                  "mrs", "\t$Rd, spsr", []> {
5511   bits<4> Rd;
5512   let Inst{23-16} = 0b01001111;
5513   let Unpredictable{19-16} = 0b1111;
5514
5515   let Inst{15-12} = Rd;
5516
5517   let Inst{11-0} = 0b000000000000;
5518   let Unpredictable{11-0} = 0b110100001111;
5519 }
5520
5521 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5522 // separate encoding (distinguished by bit 5.
5523 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5524                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5525                 Requires<[IsARM, HasVirtualization]> {
5526   bits<6> banked;
5527   bits<4> Rd;
5528
5529   let Inst{23} = 0;
5530   let Inst{22} = banked{5}; // R bit
5531   let Inst{21-20} = 0b00;
5532   let Inst{19-16} = banked{3-0};
5533   let Inst{15-12} = Rd;
5534   let Inst{11-9} = 0b001;
5535   let Inst{8} = banked{4};
5536   let Inst{7-0} = 0b00000000;
5537 }
5538
5539 // Move from ARM core register to Special Register
5540 //
5541 // No need to have both system and application versions of MSR (immediate) or
5542 // MSR (register), the encodings are the same and the assembly parser has no way
5543 // to distinguish between them. The mask operand contains the special register
5544 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5545 // accessed in the special register.
5546 let Defs = [CPSR] in
5547 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5548               "msr", "\t$mask, $Rn", []> {
5549   bits<5> mask;
5550   bits<4> Rn;
5551
5552   let Inst{23} = 0;
5553   let Inst{22} = mask{4}; // R bit
5554   let Inst{21-20} = 0b10;
5555   let Inst{19-16} = mask{3-0};
5556   let Inst{15-12} = 0b1111;
5557   let Inst{11-4} = 0b00000000;
5558   let Inst{3-0} = Rn;
5559 }
5560
5561 let Defs = [CPSR] in
5562 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5563                "msr", "\t$mask, $imm", []> {
5564   bits<5> mask;
5565   bits<12> imm;
5566
5567   let Inst{23} = 0;
5568   let Inst{22} = mask{4}; // R bit
5569   let Inst{21-20} = 0b10;
5570   let Inst{19-16} = mask{3-0};
5571   let Inst{15-12} = 0b1111;
5572   let Inst{11-0} = imm;
5573 }
5574
5575 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5576 // separate encoding (distinguished by bit 5.
5577 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5578                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5579                 Requires<[IsARM, HasVirtualization]> {
5580   bits<6> banked;
5581   bits<4> Rn;
5582
5583   let Inst{23} = 0;
5584   let Inst{22} = banked{5}; // R bit
5585   let Inst{21-20} = 0b10;
5586   let Inst{19-16} = banked{3-0};
5587   let Inst{15-12} = 0b1111;
5588   let Inst{11-9} = 0b001;
5589   let Inst{8} = banked{4};
5590   let Inst{7-4} = 0b0000;
5591   let Inst{3-0} = Rn;
5592 }
5593
5594 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5595 // are needed to probe the stack when allocating more than
5596 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5597 // ensure that the guard pages used by the OS virtual memory manager are
5598 // allocated in correct sequence.
5599 // The main point of having separate instruction are extra unmodelled effects
5600 // (compared to ordinary calls) like stack pointer change.
5601
5602 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5603                       [SDNPHasChain, SDNPSideEffect]>;
5604 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP], hasNoSchedulingInfo = 1 in
5605   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5606
5607 def win__dbzchk : SDNode<"ARMISD::WIN__DBZCHK", SDT_WIN__DBZCHK,
5608                          [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
5609 let usesCustomInserter = 1, Defs = [CPSR], hasNoSchedulingInfo = 1 in
5610   def WIN__DBZCHK : PseudoInst<(outs), (ins tGPR:$divisor), NoItinerary,
5611                                [(win__dbzchk tGPR:$divisor)]>;
5612
5613 //===----------------------------------------------------------------------===//
5614 // TLS Instructions
5615 //
5616
5617 // __aeabi_read_tp preserves the registers r1-r3.
5618 // This is a pseudo inst so that we can get the encoding right,
5619 // complete with fixup for the aeabi_read_tp function.
5620 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5621 // is defined in "ARMInstrThumb.td".
5622 let isCall = 1,
5623   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5624   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5625                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>,
5626                Requires<[IsARM, IsReadTPSoft]>;
5627 }
5628
5629 // Reading thread pointer from coprocessor register
5630 def : ARMPat<(ARMthread_pointer), (MRC 15, 0, 13, 0, 3)>,
5631       Requires<[IsARM, IsReadTPHard]>;
5632
5633 //===----------------------------------------------------------------------===//
5634 // SJLJ Exception handling intrinsics
5635 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5636 //   address and save #0 in R0 for the non-longjmp case.
5637 //   Since by its nature we may be coming from some other function to get
5638 //   here, and we're using the stack frame for the containing function to
5639 //   save/restore registers, we can't keep anything live in regs across
5640 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5641 //   when we get here from a longjmp(). We force everything out of registers
5642 //   except for our own input by listing the relevant registers in Defs. By
5643 //   doing so, we also cause the prologue/epilogue code to actively preserve
5644 //   all of the callee-saved resgisters, which is exactly what we want.
5645 //   A constant value is passed in $val, and we use the location as a scratch.
5646 //
5647 // These are pseudo-instructions and are lowered to individual MC-insts, so
5648 // no encoding information is necessary.
5649 let Defs =
5650   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5651     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5652   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5653   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5654                                NoItinerary,
5655                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5656                            Requires<[IsARM, HasVFP2]>;
5657 }
5658
5659 let Defs =
5660   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5661   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5662   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5663                                    NoItinerary,
5664                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5665                                 Requires<[IsARM, NoVFP]>;
5666 }
5667
5668 // FIXME: Non-IOS version(s)
5669 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5670     Defs = [ R7, LR, SP ] in {
5671 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5672                              NoItinerary,
5673                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5674                                 Requires<[IsARM]>;
5675 }
5676
5677 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5678 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5679             [(ARMeh_sjlj_setup_dispatch)]>;
5680
5681 // eh.sjlj.dispatchsetup pseudo-instruction.
5682 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5683 // the pseudo is expanded (which happens before any passes that need the
5684 // instruction size).
5685 let isBarrier = 1 in
5686 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5687
5688
5689 //===----------------------------------------------------------------------===//
5690 // Non-Instruction Patterns
5691 //
5692
5693 // ARMv4 indirect branch using (MOVr PC, dst)
5694 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5695   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5696                     4, IIC_Br, [(brind GPR:$dst)],
5697                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5698                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5699
5700 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in
5701   def TAILJMPr4 : ARMPseudoExpand<(outs), (ins GPR:$dst),
5702                     4, IIC_Br, [],
5703                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5704                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5705
5706 // Large immediate handling.
5707
5708 // 32-bit immediate using two piece mod_imms or movw + movt.
5709 // This is a single pseudo instruction, the benefit is that it can be remat'd
5710 // as a single unit instead of having to handle reg inputs.
5711 // FIXME: Remove this when we can do generalized remat.
5712 let isReMaterializable = 1, isMoveImm = 1 in
5713 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5714                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5715                            Requires<[IsARM]>;
5716
5717 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5718                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5719                     Requires<[IsARM, DontUseMovt]>;
5720
5721 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5722 // It also makes it possible to rematerialize the instructions.
5723 // FIXME: Remove this when we can do generalized remat and when machine licm
5724 // can properly the instructions.
5725 let isReMaterializable = 1 in {
5726 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5727                               IIC_iMOVix2addpc,
5728                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5729                         Requires<[IsARM, UseMovtInPic]>;
5730
5731 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5732                                  IIC_iLoadiALU,
5733                                  [(set GPR:$dst,
5734                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5735                       Requires<[IsARM, DontUseMovtInPic]>;
5736
5737 let AddedComplexity = 10 in
5738 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5739                               NoItinerary,
5740                               [(set GPR:$dst,
5741                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5742                           Requires<[IsARM, DontUseMovtInPic]>;
5743
5744 let AddedComplexity = 10 in
5745 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5746                                 IIC_iMOVix2ld,
5747                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5748                     Requires<[IsARM, UseMovtInPic]>;
5749 } // isReMaterializable
5750
5751 // The many different faces of TLS access.
5752 def : ARMPat<(ARMWrapper tglobaltlsaddr :$dst),
5753              (MOVi32imm tglobaltlsaddr :$dst)>,
5754       Requires<[IsARM, UseMovt]>;
5755
5756 def : Pat<(ARMWrapper tglobaltlsaddr:$src),
5757           (LDRLIT_ga_abs tglobaltlsaddr:$src)>,
5758       Requires<[IsARM, DontUseMovt]>;
5759
5760 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5761           (MOV_ga_pcrel tglobaltlsaddr:$addr)>, Requires<[IsARM, UseMovtInPic]>;
5762
5763 def : Pat<(ARMWrapperPIC tglobaltlsaddr:$addr),
5764           (LDRLIT_ga_pcrel tglobaltlsaddr:$addr)>,
5765       Requires<[IsARM, DontUseMovtInPic]>;
5766 let AddedComplexity = 10 in
5767 def : Pat<(load (ARMWrapperPIC tglobaltlsaddr:$addr)),
5768           (MOV_ga_pcrel_ldr tglobaltlsaddr:$addr)>,
5769       Requires<[IsARM, UseMovtInPic]>;
5770
5771
5772 // ConstantPool, GlobalAddress, and JumpTable
5773 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5774 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5775             Requires<[IsARM, UseMovt]>;
5776 def : ARMPat<(ARMWrapper texternalsym :$dst), (MOVi32imm texternalsym :$dst)>,
5777             Requires<[IsARM, UseMovt]>;
5778 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5779              (LEApcrelJT tjumptable:$dst)>;
5780
5781 // TODO: add,sub,and, 3-instr forms?
5782
5783 // Tail calls. These patterns also apply to Thumb mode.
5784 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5785 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5786 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5787
5788 // Direct calls
5789 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5790 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5791              (BMOVPCB_CALL texternalsym:$func)>;
5792
5793 // zextload i1 -> zextload i8
5794 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5795 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5796
5797 // extload -> zextload
5798 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5799 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5800 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5801 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5802
5803 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5804
5805 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5806 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5807
5808 // smul* and smla*
5809 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5810                  (SMULBB GPR:$a, GPR:$b)>;
5811 def : ARMV5TEPat<(mul sext_16_node:$a, (sext_bottom_16 GPR:$b)),
5812                  (SMULBB GPR:$a, GPR:$b)>;
5813 def : ARMV5TEPat<(mul sext_16_node:$a, (sext_top_16 GPR:$b)),
5814                  (SMULBT GPR:$a, GPR:$b)>;
5815 def : ARMV5TEPat<(mul (sext_top_16 GPR:$a), sext_16_node:$b),
5816                  (SMULTB GPR:$a, GPR:$b)>;
5817 def : ARMV5MOPat<(add GPR:$acc, (mul sext_16_node:$a, sext_16_node:$b)),
5818                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5819 def : ARMV5MOPat<(add GPR:$acc, (mul sext_16_node:$a, (sext_bottom_16 GPR:$b))),
5820                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5821 def : ARMV5MOPat<(add GPR:$acc, (mul sext_16_node:$a, (sext_top_16 GPR:$b))),
5822                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5823 def : ARMV5MOPat<(add GPR:$acc, (mul (sext_top_16 GPR:$a), sext_16_node:$b)),
5824                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5825
5826 def : ARMV5TEPat<(int_arm_smulbb GPR:$a, GPR:$b),
5827                  (SMULBB GPR:$a, GPR:$b)>;
5828 def : ARMV5TEPat<(int_arm_smulbt GPR:$a, GPR:$b),
5829                  (SMULBT GPR:$a, GPR:$b)>;
5830 def : ARMV5TEPat<(int_arm_smultb GPR:$a, GPR:$b),
5831                  (SMULTB GPR:$a, GPR:$b)>;
5832 def : ARMV5TEPat<(int_arm_smultt GPR:$a, GPR:$b),
5833                  (SMULTT GPR:$a, GPR:$b)>;
5834 def : ARMV5TEPat<(int_arm_smulwb GPR:$a, GPR:$b),
5835                  (SMULWB GPR:$a, GPR:$b)>;
5836 def : ARMV5TEPat<(int_arm_smulwt GPR:$a, GPR:$b),
5837                  (SMULWT GPR:$a, GPR:$b)>;
5838
5839 def : ARMV5TEPat<(int_arm_smlabb GPR:$a, GPR:$b, GPR:$acc),
5840                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5841 def : ARMV5TEPat<(int_arm_smlabt GPR:$a, GPR:$b, GPR:$acc),
5842                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5843 def : ARMV5TEPat<(int_arm_smlatb GPR:$a, GPR:$b, GPR:$acc),
5844                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5845 def : ARMV5TEPat<(int_arm_smlatt GPR:$a, GPR:$b, GPR:$acc),
5846                  (SMLATT GPR:$a, GPR:$b, GPR:$acc)>;
5847 def : ARMV5TEPat<(int_arm_smlawb GPR:$a, GPR:$b, GPR:$acc),
5848                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5849 def : ARMV5TEPat<(int_arm_smlawt GPR:$a, GPR:$b, GPR:$acc),
5850                  (SMLAWT GPR:$a, GPR:$b, GPR:$acc)>;
5851
5852 // Pre-v7 uses MCR for synchronization barriers.
5853 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5854          Requires<[IsARM, HasV6]>;
5855
5856 // SXT/UXT with no rotate
5857 let AddedComplexity = 16 in {
5858 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5859 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5860 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5861 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5862                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5863 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5864                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5865 }
5866
5867 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5868 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5869
5870 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5871                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5872 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5873                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5874
5875 // Atomic load/store patterns
5876 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5877              (LDRBrs ldst_so_reg:$src)>;
5878 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5879              (LDRBi12 addrmode_imm12:$src)>;
5880 def : ARMPat<(atomic_load_16 addrmode3:$src),
5881              (LDRH addrmode3:$src)>;
5882 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5883              (LDRrs ldst_so_reg:$src)>;
5884 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5885              (LDRi12 addrmode_imm12:$src)>;
5886 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5887              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5888 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5889              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5890 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5891              (STRH GPR:$val, addrmode3:$ptr)>;
5892 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5893              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5894 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5895              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5896
5897
5898 //===----------------------------------------------------------------------===//
5899 // Thumb Support
5900 //
5901
5902 include "ARMInstrThumb.td"
5903
5904 //===----------------------------------------------------------------------===//
5905 // Thumb2 Support
5906 //
5907
5908 include "ARMInstrThumb2.td"
5909
5910 //===----------------------------------------------------------------------===//
5911 // Floating Point Support
5912 //
5913
5914 include "ARMInstrVFP.td"
5915
5916 //===----------------------------------------------------------------------===//
5917 // Advanced SIMD (NEON) Support
5918 //
5919
5920 include "ARMInstrNEON.td"
5921
5922 //===----------------------------------------------------------------------===//
5923 // MVE Support
5924 //
5925
5926 include "ARMInstrMVE.td"
5927
5928 //===----------------------------------------------------------------------===//
5929 // Assembler aliases
5930 //
5931
5932 // Memory barriers
5933 def : InstAlias<"dmb", (DMB 0xf), 0>, Requires<[IsARM, HasDB]>;
5934 def : InstAlias<"dsb", (DSB 0xf), 0>, Requires<[IsARM, HasDB]>;
5935 def : InstAlias<"ssbb", (DSB 0x0), 1>, Requires<[IsARM, HasDB]>;
5936 def : InstAlias<"pssbb", (DSB 0x4), 1>, Requires<[IsARM, HasDB]>;
5937 def : InstAlias<"isb", (ISB 0xf), 0>, Requires<[IsARM, HasDB]>;
5938 // Armv8-R 'Data Full Barrier'
5939 def : InstAlias<"dfb", (DSB 0xc), 1>, Requires<[IsARM, HasDFB]>;
5940
5941 // System instructions
5942 def : MnemonicAlias<"swi", "svc">;
5943
5944 // Load / Store Multiple
5945 def : MnemonicAlias<"ldmfd", "ldm">;
5946 def : MnemonicAlias<"ldmia", "ldm">;
5947 def : MnemonicAlias<"ldmea", "ldmdb">;
5948 def : MnemonicAlias<"stmfd", "stmdb">;
5949 def : MnemonicAlias<"stmia", "stm">;
5950 def : MnemonicAlias<"stmea", "stm">;
5951
5952 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT with the
5953 // input operands swapped when the shift amount is zero (i.e., unspecified).
5954 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5955                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p), 0>,
5956         Requires<[IsARM, HasV6]>;
5957 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5958                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rm, GPRnopc:$Rn, 0, pred:$p), 0>,
5959         Requires<[IsARM, HasV6]>;
5960
5961 // PUSH/POP aliases for STM/LDM
5962 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5963 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5964
5965 // SSAT/USAT optional shift operand.
5966 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5967                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5968 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5969                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5970
5971
5972 // Extend instruction optional rotate operand.
5973 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5974                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5975 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5976                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5977 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5978                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5979 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5980                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5981 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5982                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5983 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5984                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5985
5986 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5987                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5988 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5989                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5990 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5991                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5992 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5993                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5994 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5995                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5996 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5997                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5998
5999
6000 // RFE aliases
6001 def : MnemonicAlias<"rfefa", "rfeda">;
6002 def : MnemonicAlias<"rfeea", "rfedb">;
6003 def : MnemonicAlias<"rfefd", "rfeia">;
6004 def : MnemonicAlias<"rfeed", "rfeib">;
6005 def : MnemonicAlias<"rfe", "rfeia">;
6006
6007 // SRS aliases
6008 def : MnemonicAlias<"srsfa", "srsib">;
6009 def : MnemonicAlias<"srsea", "srsia">;
6010 def : MnemonicAlias<"srsfd", "srsdb">;
6011 def : MnemonicAlias<"srsed", "srsda">;
6012 def : MnemonicAlias<"srs", "srsia">;
6013
6014 // QSAX == QSUBADDX
6015 def : MnemonicAlias<"qsubaddx", "qsax">;
6016 // SASX == SADDSUBX
6017 def : MnemonicAlias<"saddsubx", "sasx">;
6018 // SHASX == SHADDSUBX
6019 def : MnemonicAlias<"shaddsubx", "shasx">;
6020 // SHSAX == SHSUBADDX
6021 def : MnemonicAlias<"shsubaddx", "shsax">;
6022 // SSAX == SSUBADDX
6023 def : MnemonicAlias<"ssubaddx", "ssax">;
6024 // UASX == UADDSUBX
6025 def : MnemonicAlias<"uaddsubx", "uasx">;
6026 // UHASX == UHADDSUBX
6027 def : MnemonicAlias<"uhaddsubx", "uhasx">;
6028 // UHSAX == UHSUBADDX
6029 def : MnemonicAlias<"uhsubaddx", "uhsax">;
6030 // UQASX == UQADDSUBX
6031 def : MnemonicAlias<"uqaddsubx", "uqasx">;
6032 // UQSAX == UQSUBADDX
6033 def : MnemonicAlias<"uqsubaddx", "uqsax">;
6034 // USAX == USUBADDX
6035 def : MnemonicAlias<"usubaddx", "usax">;
6036
6037 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
6038 // for isel.
6039 def : ARMInstSubst<"mov${s}${p} $Rd, $imm",
6040                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6041 def : ARMInstSubst<"mvn${s}${p} $Rd, $imm",
6042                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6043 // Same for AND <--> BIC
6044 def : ARMInstSubst<"bic${s}${p} $Rd, $Rn, $imm",
6045                    (ANDri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
6046                           pred:$p, cc_out:$s)>;
6047 def : ARMInstSubst<"bic${s}${p} $Rdn, $imm",
6048                    (ANDri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
6049                           pred:$p, cc_out:$s)>;
6050 def : ARMInstSubst<"and${s}${p} $Rd, $Rn, $imm",
6051                    (BICri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm,
6052                           pred:$p, cc_out:$s)>;
6053 def : ARMInstSubst<"and${s}${p} $Rdn, $imm",
6054                    (BICri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm,
6055                           pred:$p, cc_out:$s)>;
6056
6057 // Likewise, "add Rd, mod_imm_neg" -> sub
6058 def : ARMInstSubst<"add${s}${p} $Rd, $Rn, $imm",
6059                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
6060 def : ARMInstSubst<"add${s}${p} $Rd, $imm",
6061                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
6062 // Likewise, "sub Rd, mod_imm_neg" -> add
6063 def : ARMInstSubst<"sub${s}${p} $Rd, $Rn, $imm",
6064                  (ADDri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
6065 def : ARMInstSubst<"sub${s}${p} $Rd, $imm",
6066                  (ADDri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
6067
6068
6069 def : ARMInstSubst<"adc${s}${p} $Rd, $Rn, $imm",
6070                  (SBCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6071 def : ARMInstSubst<"adc${s}${p} $Rdn, $imm",
6072                  (SBCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6073 def : ARMInstSubst<"sbc${s}${p} $Rd, $Rn, $imm",
6074                  (ADCri GPR:$Rd, GPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6075 def : ARMInstSubst<"sbc${s}${p} $Rdn, $imm",
6076                  (ADCri GPR:$Rdn, GPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
6077
6078 // Same for CMP <--> CMN via mod_imm_neg
6079 def : ARMInstSubst<"cmp${p} $Rd, $imm",
6080                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
6081 def : ARMInstSubst<"cmn${p} $Rd, $imm",
6082                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
6083
6084 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
6085 // LSR, ROR, and RRX instructions.
6086 // FIXME: We need C++ parser hooks to map the alias to the MOV
6087 //        encoding. It seems we should be able to do that sort of thing
6088 //        in tblgen, but it could get ugly.
6089 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
6090 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
6091                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
6092                              cc_out:$s)>;
6093 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
6094                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
6095                              cc_out:$s)>;
6096 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
6097                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
6098                              cc_out:$s)>;
6099 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
6100                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
6101                              cc_out:$s)>;
6102 }
6103 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
6104                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
6105 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
6106 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
6107                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6108                              cc_out:$s)>;
6109 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
6110                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6111                              cc_out:$s)>;
6112 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
6113                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6114                              cc_out:$s)>;
6115 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
6116                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
6117                              cc_out:$s)>;
6118 }
6119
6120 // "neg" is and alias for "rsb rd, rn, #0"
6121 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
6122                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
6123
6124 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
6125 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
6126          Requires<[IsARM, NoV6]>;
6127
6128 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
6129 // the instruction definitions need difference constraints pre-v6.
6130 // Use these aliases for the assembly parsing on pre-v6.
6131 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
6132             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s), 0>,
6133          Requires<[IsARM, NoV6]>;
6134 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
6135             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
6136              pred:$p, cc_out:$s), 0>,
6137          Requires<[IsARM, NoV6]>;
6138 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6139             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6140          Requires<[IsARM, NoV6]>;
6141 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6142             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6143          Requires<[IsARM, NoV6]>;
6144 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6145             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6146          Requires<[IsARM, NoV6]>;
6147 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
6148             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s), 0>,
6149          Requires<[IsARM, NoV6]>;
6150
6151 // 'it' blocks in ARM mode just validate the predicates. The IT itself
6152 // is discarded.
6153 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
6154          ComplexDeprecationPredicate<"IT">;
6155
6156 let mayLoad = 1, mayStore =1, hasSideEffects = 1, hasNoSchedulingInfo = 1 in
6157 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
6158                        NoItinerary,
6159                        [(set GPR:$Rd, (int_arm_space timm:$size, GPR:$Rn))]>;
6160
6161 //===----------------------------------
6162 // Atomic cmpxchg for -O0
6163 //===----------------------------------
6164
6165 // The fast register allocator used during -O0 inserts spills to cover any VRegs
6166 // live across basic block boundaries. When this happens between an LDXR and an
6167 // STXR it can clear the exclusive monitor, causing all cmpxchg attempts to
6168 // fail.
6169
6170 // Unfortunately, this means we have to have an alternative (expanded
6171 // post-regalloc) path for -O0 compilations. Fortunately this path can be
6172 // significantly more naive than the standard expansion: we conservatively
6173 // assume seq_cst, strong cmpxchg and omit clrex on failure.
6174
6175 let Constraints = "@earlyclobber $Rd,@earlyclobber $temp",
6176     mayLoad = 1, mayStore = 1 in {
6177 def CMP_SWAP_8 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6178                             (ins GPR:$addr, GPR:$desired, GPR:$new),
6179                             NoItinerary, []>, Sched<[]>;
6180
6181 def CMP_SWAP_16 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6182                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6183                              NoItinerary, []>, Sched<[]>;
6184
6185 def CMP_SWAP_32 : PseudoInst<(outs GPR:$Rd, GPR:$temp),
6186                              (ins GPR:$addr, GPR:$desired, GPR:$new),
6187                              NoItinerary, []>, Sched<[]>;
6188
6189 def CMP_SWAP_64 : PseudoInst<(outs GPRPair:$Rd, GPR:$temp),
6190                              (ins GPR:$addr, GPRPair:$desired, GPRPair:$new),
6191                              NoItinerary, []>, Sched<[]>;
6192 }
6193
6194 def CompilerBarrier : PseudoInst<(outs), (ins i32imm:$ordering), NoItinerary,
6195                                  [(atomic_fence imm:$ordering, 0)]> {
6196   let hasSideEffects = 1;
6197   let Size = 0;
6198   let AsmString = "@ COMPILER BARRIER";
6199   let hasNoSchedulingInfo = 1;
6200 }