test/CodeGen/X86/vec_udiv_to_shift.ll

   1 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
   2 ; RUN: opt < %s -instcombine -S | FileCheck %s
   3
   4 define <8 x i16> @udiv_vec8x16(<8 x i16> %var) {
   5 entry:
   6 ; CHECK: lshr <8 x i16> %var, <i16 5, i16 5, i16 5, i16 5, i16 5, i16 5, i16 5, i16 5>
   7 %0 = udiv <8 x i16> %var, <i16 32, i16 32, i16 32, i16 32, i16 32, i16 32, i16 32, i16 32>
   8 ret <8 x i16> %0
   9 }
  10
  11 define <4 x i32> @udiv_vec4x32(<4 x i32> %var) {
  12 entry:
  13 ; CHECK: lshr <4 x i32> %var, <i32 4, i32 4, i32 4, i32 4>
  14 %0 = udiv <4 x i32> %var, <i32 16, i32 16, i32 16, i32 16>
  15 ret <4 x i32> %0
  16 }