test/CodeGen/AMDGPU/si-fix-sgpr-copies.mir

   1 # RUN: llc -march=amdgcn -run-pass si-fix-sgpr-copies %s -o - | FileCheck %s -check-prefixes=GCN
   2
   3 --- |
   4   define amdgpu_kernel void @phi_visit_order() { ret void }
   5
   6 name: phi_visit_order
   7 tracksRegLiveness: true
   8 registers:
   9   - { id: 0, class: sreg_32_xm0 }
  10   - { id: 1, class: sreg_64 }
  11   - { id: 2, class: sreg_32_xm0 }
  12   - { id: 7, class: vgpr_32 }
  13   - { id: 8, class: sreg_32_xm0 }
  14   - { id: 9, class: vgpr_32 }
  15   - { id: 10, class: sreg_64 }
  16   - { id: 11, class: sreg_32_xm0 }
  17
  18 body: |
  19   ; GCN-LABEL: name: phi_visit_order
  20   ; GCN: V_ADD_I32
  21   bb.0:
  22     liveins: %vgpr0
  23     %7 = COPY %vgpr0
  24     %8 = S_MOV_B32 0
  25
  26   bb.1:
  27     %0 = PHI %8, %bb.0, %0, %bb.1, %2, %bb.2
  28     %9 = V_MOV_B32_e32 9, implicit %exec
  29     %10 = V_CMP_EQ_U32_e64 %7, %9, implicit %exec
  30     %1 = SI_IF %10, %bb.2, implicit-def %exec, implicit-def %scc, implicit %exec
  31     S_BRANCH %bb.1
  32
  33   bb.2:
  34     SI_END_CF %1, implicit-def %exec, implicit-def %scc, implicit %exec
  35     %11 = S_MOV_B32 1
  36     %2 = S_ADD_I32 %0, %11, implicit-def %scc
  37     S_BRANCH %bb.1
  38
  39 ...
  40 ---