[X86][BMI] Pull out schedule classes from bmi_andn<> and bmi_bls<>
[llvm-core.git] / lib / Target / Sparc / SparcRegisterInfo.td
blob98959d512955151584a9947425361c43be194373
1 //===-- SparcRegisterInfo.td - Sparc Register defs ---------*- tablegen -*-===//
2 //
3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
4 // See https://llvm.org/LICENSE.txt for license information.
5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
6 //
7 //===----------------------------------------------------------------------===//
9 //===----------------------------------------------------------------------===//
10 //  Declarations that describe the Sparc register file
11 //===----------------------------------------------------------------------===//
13 class SparcReg<bits<16> Enc, string n> : Register<n> {
14   let HWEncoding = Enc;
15   let Namespace = "SP";
18 class SparcCtrlReg<bits<16> Enc, string n>: Register<n> {
19   let HWEncoding = Enc;
20   let Namespace = "SP";
23 let Namespace = "SP" in {
24 def sub_even : SubRegIndex<32>;
25 def sub_odd  : SubRegIndex<32, 32>;
26 def sub_even64 : SubRegIndex<64>;
27 def sub_odd64  : SubRegIndex<64, 64>;
30 // Registers are identified with 5-bit ID numbers.
31 // Ri - 32-bit integer registers
32 class Ri<bits<16> Enc, string n> : SparcReg<Enc, n>;
34 // Rdi - pairs of 32-bit integer registers
35 class Rdi<bits<16> Enc, string n, list<Register> subregs> : SparcReg<Enc, n> {
36   let SubRegs = subregs;
37   let SubRegIndices = [sub_even, sub_odd];
38   let CoveredBySubRegs = 1;
40 // Rf - 32-bit floating-point registers
41 class Rf<bits<16> Enc, string n> : SparcReg<Enc, n>;
43 // Rd - Slots in the FP register file for 64-bit floating-point values.
44 class Rd<bits<16> Enc, string n, list<Register> subregs> : SparcReg<Enc, n> {
45   let SubRegs = subregs;
46   let SubRegIndices = [sub_even, sub_odd];
47   let CoveredBySubRegs = 1;
50 // Rq - Slots in the FP register file for 128-bit floating-point values.
51 class Rq<bits<16> Enc, string n, list<Register> subregs> : SparcReg<Enc, n> {
52   let SubRegs = subregs;
53   let SubRegIndices = [sub_even64, sub_odd64];
54   let CoveredBySubRegs = 1;
57 // Control Registers
58 def ICC : SparcCtrlReg<0, "ICC">; // This represents icc and xcc in 64-bit code.
59 foreach I = 0-3 in
60   def FCC#I : SparcCtrlReg<I, "FCC"#I>;
62 def FSR : SparcCtrlReg<0, "FSR">; // Floating-point state register.
64 def FQ : SparcCtrlReg<0, "FQ">; // Floating-point deferred-trap queue.
66 def CPSR : SparcCtrlReg<0, "CPSR">; // Co-processor state register.
68 def CPQ : SparcCtrlReg<0, "CPQ">; // Co-processor queue.
70 // Y register
71 def Y : SparcCtrlReg<0, "Y">, DwarfRegNum<[64]>;
72 // Ancillary state registers (implementation defined)
73 def ASR1 : SparcCtrlReg<1, "ASR1">;
74 def ASR2 : SparcCtrlReg<2, "ASR2">;
75 def ASR3 : SparcCtrlReg<3, "ASR3">;
76 def ASR4 : SparcCtrlReg<4, "ASR4">;
77 def ASR5 : SparcCtrlReg<5, "ASR5">;
78 def ASR6 : SparcCtrlReg<6, "ASR6">;
79 def ASR7 : SparcCtrlReg<7, "ASR7">;
80 def ASR8 : SparcCtrlReg<8, "ASR8">;
81 def ASR9 : SparcCtrlReg<9, "ASR9">;
82 def ASR10 : SparcCtrlReg<10, "ASR10">;
83 def ASR11 : SparcCtrlReg<11, "ASR11">;
84 def ASR12 : SparcCtrlReg<12, "ASR12">;
85 def ASR13 : SparcCtrlReg<13, "ASR13">;
86 def ASR14 : SparcCtrlReg<14, "ASR14">;
87 def ASR15 : SparcCtrlReg<15, "ASR15">;
88 def ASR16 : SparcCtrlReg<16, "ASR16">;
89 def ASR17 : SparcCtrlReg<17, "ASR17">;
90 def ASR18 : SparcCtrlReg<18, "ASR18">;
91 def ASR19 : SparcCtrlReg<19, "ASR19">;
92 def ASR20 : SparcCtrlReg<20, "ASR20">;
93 def ASR21 : SparcCtrlReg<21, "ASR21">;
94 def ASR22 : SparcCtrlReg<22, "ASR22">;
95 def ASR23 : SparcCtrlReg<23, "ASR23">;
96 def ASR24 : SparcCtrlReg<24, "ASR24">;
97 def ASR25 : SparcCtrlReg<25, "ASR25">;
98 def ASR26 : SparcCtrlReg<26, "ASR26">;
99 def ASR27 : SparcCtrlReg<27, "ASR27">;
100 def ASR28 : SparcCtrlReg<28, "ASR28">;
101 def ASR29 : SparcCtrlReg<29, "ASR29">;
102 def ASR30 : SparcCtrlReg<30, "ASR30">;
103 def ASR31 : SparcCtrlReg<31, "ASR31">;
105 // Note that PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
106 def PSR : SparcCtrlReg<0, "PSR">;
107 def WIM : SparcCtrlReg<0, "WIM">;
108 def TBR : SparcCtrlReg<0, "TBR">;
110 def TPC : SparcCtrlReg<0, "TPC">;
111 def TNPC : SparcCtrlReg<1, "TNPC">;
112 def TSTATE : SparcCtrlReg<2, "TSTATE">;
113 def TT : SparcCtrlReg<3, "TT">;
114 def TICK : SparcCtrlReg<4, "TICK">;
115 def TBA : SparcCtrlReg<5, "TBA">;
116 def PSTATE : SparcCtrlReg<6, "PSTATE">;
117 def TL : SparcCtrlReg<7, "TL">;
118 def PIL : SparcCtrlReg<8, "PIL">;
119 def CWP : SparcCtrlReg<9, "CWP">;
120 def CANSAVE : SparcCtrlReg<10, "CANSAVE">;
121 def CANRESTORE : SparcCtrlReg<11, "CANRESTORE">;
122 def CLEANWIN : SparcCtrlReg<12, "CLEANWIN">;
123 def OTHERWIN : SparcCtrlReg<13, "OTHERWIN">;
124 def WSTATE : SparcCtrlReg<14, "WSTATE">;
126 // Integer registers
127 def G0 : Ri< 0, "G0">, DwarfRegNum<[0]>;
128 def G1 : Ri< 1, "G1">, DwarfRegNum<[1]>;
129 def G2 : Ri< 2, "G2">, DwarfRegNum<[2]>;
130 def G3 : Ri< 3, "G3">, DwarfRegNum<[3]>;
131 def G4 : Ri< 4, "G4">, DwarfRegNum<[4]>;
132 def G5 : Ri< 5, "G5">, DwarfRegNum<[5]>;
133 def G6 : Ri< 6, "G6">, DwarfRegNum<[6]>;
134 def G7 : Ri< 7, "G7">, DwarfRegNum<[7]>;
135 def O0 : Ri< 8, "O0">, DwarfRegNum<[8]>;
136 def O1 : Ri< 9, "O1">, DwarfRegNum<[9]>;
137 def O2 : Ri<10, "O2">, DwarfRegNum<[10]>;
138 def O3 : Ri<11, "O3">, DwarfRegNum<[11]>;
139 def O4 : Ri<12, "O4">, DwarfRegNum<[12]>;
140 def O5 : Ri<13, "O5">, DwarfRegNum<[13]>;
141 def O6 : Ri<14, "SP">, DwarfRegNum<[14]>;
142 def O7 : Ri<15, "O7">, DwarfRegNum<[15]>;
143 def L0 : Ri<16, "L0">, DwarfRegNum<[16]>;
144 def L1 : Ri<17, "L1">, DwarfRegNum<[17]>;
145 def L2 : Ri<18, "L2">, DwarfRegNum<[18]>;
146 def L3 : Ri<19, "L3">, DwarfRegNum<[19]>;
147 def L4 : Ri<20, "L4">, DwarfRegNum<[20]>;
148 def L5 : Ri<21, "L5">, DwarfRegNum<[21]>;
149 def L6 : Ri<22, "L6">, DwarfRegNum<[22]>;
150 def L7 : Ri<23, "L7">, DwarfRegNum<[23]>;
151 def I0 : Ri<24, "I0">, DwarfRegNum<[24]>;
152 def I1 : Ri<25, "I1">, DwarfRegNum<[25]>;
153 def I2 : Ri<26, "I2">, DwarfRegNum<[26]>;
154 def I3 : Ri<27, "I3">, DwarfRegNum<[27]>;
155 def I4 : Ri<28, "I4">, DwarfRegNum<[28]>;
156 def I5 : Ri<29, "I5">, DwarfRegNum<[29]>;
157 def I6 : Ri<30, "FP">, DwarfRegNum<[30]>;
158 def I7 : Ri<31, "I7">, DwarfRegNum<[31]>;
160 // Floating-point registers
161 def F0  : Rf< 0,  "F0">, DwarfRegNum<[32]>;
162 def F1  : Rf< 1,  "F1">, DwarfRegNum<[33]>;
163 def F2  : Rf< 2,  "F2">, DwarfRegNum<[34]>;
164 def F3  : Rf< 3,  "F3">, DwarfRegNum<[35]>;
165 def F4  : Rf< 4,  "F4">, DwarfRegNum<[36]>;
166 def F5  : Rf< 5,  "F5">, DwarfRegNum<[37]>;
167 def F6  : Rf< 6,  "F6">, DwarfRegNum<[38]>;
168 def F7  : Rf< 7,  "F7">, DwarfRegNum<[39]>;
169 def F8  : Rf< 8,  "F8">, DwarfRegNum<[40]>;
170 def F9  : Rf< 9,  "F9">, DwarfRegNum<[41]>;
171 def F10 : Rf<10, "F10">, DwarfRegNum<[42]>;
172 def F11 : Rf<11, "F11">, DwarfRegNum<[43]>;
173 def F12 : Rf<12, "F12">, DwarfRegNum<[44]>;
174 def F13 : Rf<13, "F13">, DwarfRegNum<[45]>;
175 def F14 : Rf<14, "F14">, DwarfRegNum<[46]>;
176 def F15 : Rf<15, "F15">, DwarfRegNum<[47]>;
177 def F16 : Rf<16, "F16">, DwarfRegNum<[48]>;
178 def F17 : Rf<17, "F17">, DwarfRegNum<[49]>;
179 def F18 : Rf<18, "F18">, DwarfRegNum<[50]>;
180 def F19 : Rf<19, "F19">, DwarfRegNum<[51]>;
181 def F20 : Rf<20, "F20">, DwarfRegNum<[52]>;
182 def F21 : Rf<21, "F21">, DwarfRegNum<[53]>;
183 def F22 : Rf<22, "F22">, DwarfRegNum<[54]>;
184 def F23 : Rf<23, "F23">, DwarfRegNum<[55]>;
185 def F24 : Rf<24, "F24">, DwarfRegNum<[56]>;
186 def F25 : Rf<25, "F25">, DwarfRegNum<[57]>;
187 def F26 : Rf<26, "F26">, DwarfRegNum<[58]>;
188 def F27 : Rf<27, "F27">, DwarfRegNum<[59]>;
189 def F28 : Rf<28, "F28">, DwarfRegNum<[60]>;
190 def F29 : Rf<29, "F29">, DwarfRegNum<[61]>;
191 def F30 : Rf<30, "F30">, DwarfRegNum<[62]>;
192 def F31 : Rf<31, "F31">, DwarfRegNum<[63]>;
194 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
195 def D0  : Rd< 0,  "F0", [F0,   F1]>, DwarfRegNum<[72]>;
196 def D1  : Rd< 2,  "F2", [F2,   F3]>, DwarfRegNum<[73]>;
197 def D2  : Rd< 4,  "F4", [F4,   F5]>, DwarfRegNum<[74]>;
198 def D3  : Rd< 6,  "F6", [F6,   F7]>, DwarfRegNum<[75]>;
199 def D4  : Rd< 8,  "F8", [F8,   F9]>, DwarfRegNum<[76]>;
200 def D5  : Rd<10, "F10", [F10, F11]>, DwarfRegNum<[77]>;
201 def D6  : Rd<12, "F12", [F12, F13]>, DwarfRegNum<[78]>;
202 def D7  : Rd<14, "F14", [F14, F15]>, DwarfRegNum<[79]>;
203 def D8  : Rd<16, "F16", [F16, F17]>, DwarfRegNum<[80]>;
204 def D9  : Rd<18, "F18", [F18, F19]>, DwarfRegNum<[81]>;
205 def D10 : Rd<20, "F20", [F20, F21]>, DwarfRegNum<[82]>;
206 def D11 : Rd<22, "F22", [F22, F23]>, DwarfRegNum<[83]>;
207 def D12 : Rd<24, "F24", [F24, F25]>, DwarfRegNum<[84]>;
208 def D13 : Rd<26, "F26", [F26, F27]>, DwarfRegNum<[85]>;
209 def D14 : Rd<28, "F28", [F28, F29]>, DwarfRegNum<[86]>;
210 def D15 : Rd<30, "F30", [F30, F31]>, DwarfRegNum<[87]>;
212 // Co-processor registers
213 def C0 : Ri< 0, "C0">;
214 def C1 : Ri< 1, "C1">;
215 def C2 : Ri< 2, "C2">;
216 def C3 : Ri< 3, "C3">;
217 def C4 : Ri< 4, "C4">;
218 def C5 : Ri< 5, "C5">;
219 def C6 : Ri< 6, "C6">;
220 def C7 : Ri< 7, "C7">;
221 def C8 : Ri< 8, "C8">;
222 def C9 : Ri< 9, "C9">;
223 def C10 : Ri< 10, "C10">;
224 def C11 : Ri< 11, "C11">;
225 def C12 : Ri< 12, "C12">;
226 def C13 : Ri< 13, "C13">;
227 def C14 : Ri< 14, "C14">;
228 def C15 : Ri< 15, "C15">;
229 def C16 : Ri< 16, "C16">;
230 def C17 : Ri< 17, "C17">;
231 def C18 : Ri< 18, "C18">;
232 def C19 : Ri< 19, "C19">;
233 def C20 : Ri< 20, "C20">;
234 def C21 : Ri< 21, "C21">;
235 def C22 : Ri< 22, "C22">;
236 def C23 : Ri< 23, "C23">;
237 def C24 : Ri< 24, "C24">;
238 def C25 : Ri< 25, "C25">;
239 def C26 : Ri< 26, "C26">;
240 def C27 : Ri< 27, "C27">;
241 def C28 : Ri< 28, "C28">;
242 def C29 : Ri< 29, "C29">;
243 def C30 : Ri< 30, "C30">;
244 def C31 : Ri< 31, "C31">;
246 // Unaliased double precision floating point registers.
247 // FIXME: Define DwarfRegNum for these registers.
248 def D16 : SparcReg< 1, "F32">;
249 def D17 : SparcReg< 3, "F34">;
250 def D18 : SparcReg< 5, "F36">;
251 def D19 : SparcReg< 7, "F38">;
252 def D20 : SparcReg< 9, "F40">;
253 def D21 : SparcReg<11, "F42">;
254 def D22 : SparcReg<13, "F44">;
255 def D23 : SparcReg<15, "F46">;
256 def D24 : SparcReg<17, "F48">;
257 def D25 : SparcReg<19, "F50">;
258 def D26 : SparcReg<21, "F52">;
259 def D27 : SparcReg<23, "F54">;
260 def D28 : SparcReg<25, "F56">;
261 def D29 : SparcReg<27, "F58">;
262 def D30 : SparcReg<29, "F60">;
263 def D31 : SparcReg<31, "F62">;
265 // Aliases of the F* registers used to hold 128-bit for values (long doubles).
266 def Q0  : Rq< 0,  "F0", [D0,   D1]>;
267 def Q1  : Rq< 4,  "F4", [D2,   D3]>;
268 def Q2  : Rq< 8,  "F8", [D4,   D5]>;
269 def Q3  : Rq<12, "F12", [D6,   D7]>;
270 def Q4  : Rq<16, "F16", [D8,   D9]>;
271 def Q5  : Rq<20, "F20", [D10, D11]>;
272 def Q6  : Rq<24, "F24", [D12, D13]>;
273 def Q7  : Rq<28, "F28", [D14, D15]>;
274 def Q8  : Rq< 1, "F32", [D16, D17]>;
275 def Q9  : Rq< 5, "F36", [D18, D19]>;
276 def Q10 : Rq< 9, "F40", [D20, D21]>;
277 def Q11 : Rq<13, "F44", [D22, D23]>;
278 def Q12 : Rq<17, "F48", [D24, D25]>;
279 def Q13 : Rq<21, "F52", [D26, D27]>;
280 def Q14 : Rq<25, "F56", [D28, D29]>;
281 def Q15 : Rq<29, "F60", [D30, D31]>;
283 // Aliases of the integer registers used for LDD/STD double-word operations
284 def G0_G1 : Rdi<0, "G0", [G0, G1]>;
285 def G2_G3 : Rdi<2, "G2", [G2, G3]>;
286 def G4_G5 : Rdi<4, "G4", [G4, G5]>;
287 def G6_G7 : Rdi<6, "G6", [G6, G7]>;
288 def O0_O1 : Rdi<8, "O0", [O0, O1]>;
289 def O2_O3 : Rdi<10, "O2", [O2, O3]>;
290 def O4_O5 : Rdi<12, "O4", [O4, O5]>;
291 def O6_O7 : Rdi<14, "O6", [O6, O7]>;
292 def L0_L1 : Rdi<16, "L0", [L0, L1]>;
293 def L2_L3 : Rdi<18, "L2", [L2, L3]>;
294 def L4_L5 : Rdi<20, "L4", [L4, L5]>;
295 def L6_L7 : Rdi<22, "L6", [L6, L7]>;
296 def I0_I1 : Rdi<24, "I0", [I0, I1]>;
297 def I2_I3 : Rdi<26, "I2", [I2, I3]>;
298 def I4_I5 : Rdi<28, "I4", [I4, I5]>;
299 def I6_I7 : Rdi<30, "I6", [I6, I7]>;
301 // Aliases of the co-processor registers used for LDD/STD double-word operations
302 def C0_C1 : Rdi<0, "C0", [C0, C1]>;
303 def C2_C3 : Rdi<2, "C2", [C2, C3]>;
304 def C4_C5 : Rdi<4, "C4", [C4, C5]>;
305 def C6_C7 : Rdi<6, "C6", [C6, C7]>;
306 def C8_C9 : Rdi<8, "C8", [C8, C9]>;
307 def C10_C11 : Rdi<10, "C10", [C10, C11]>;
308 def C12_C13 : Rdi<12, "C12", [C12, C13]>;
309 def C14_C15 : Rdi<14, "C14", [C14, C15]>;
310 def C16_C17 : Rdi<16, "C16", [C16, C17]>;
311 def C18_C19 : Rdi<18, "C18", [C18, C19]>;
312 def C20_C21 : Rdi<20, "C20", [C20, C21]>;
313 def C22_C23 : Rdi<22, "C22", [C22, C23]>;
314 def C24_C25 : Rdi<24, "C24", [C24, C25]>;
315 def C26_C27 : Rdi<26, "C26", [C26, C27]>;
316 def C28_C29 : Rdi<28, "C28", [C28, C29]>;
317 def C30_C31 : Rdi<30, "C30", [C30, C31]>;
319 // Register classes.
321 // FIXME: the register order should be defined in terms of the preferred
322 // allocation order...
324 // This register class should not be used to hold i64 values, use the I64Regs
325 // register class for that. The i64 type is included here to allow i64 patterns
326 // using the integer instructions.
327 def IntRegs : RegisterClass<"SP", [i32, i64], 32,
328                             (add (sequence "I%u", 0, 7),
329                                  (sequence "G%u", 0, 7),
330                                  (sequence "L%u", 0, 7),
331                                  (sequence "O%u", 0, 7))>;
333 // Should be in the same order as IntRegs.
334 def IntPair : RegisterClass<"SP", [v2i32], 64,
335     (add I0_I1, I2_I3, I4_I5, I6_I7,
336          G0_G1, G2_G3, G4_G5, G6_G7,
337          L0_L1, L2_L3, L4_L5, L6_L7,
338          O0_O1, O2_O3, O4_O5, O6_O7)>;
340 // Register class for 64-bit mode, with a 64-bit spill slot size.
341 // These are the same as the 32-bit registers, so TableGen will consider this
342 // to be a sub-class of IntRegs. That works out because requiring a 64-bit
343 // spill slot is a stricter constraint than only requiring a 32-bit spill slot.
344 def I64Regs : RegisterClass<"SP", [i64], 64, (add IntRegs)>;
346 // Floating point register classes.
347 def FPRegs : RegisterClass<"SP", [f32], 32, (sequence "F%u", 0, 31)>;
348 def DFPRegs : RegisterClass<"SP", [f64], 64, (sequence "D%u", 0, 31)>;
349 def QFPRegs : RegisterClass<"SP", [f128], 128, (sequence "Q%u", 0, 15)>;
351 // The Low?FPRegs classes are used only for inline-asm constraints.
352 def LowDFPRegs : RegisterClass<"SP", [f64], 64, (sequence "D%u", 0, 15)>;
353 def LowQFPRegs : RegisterClass<"SP", [f128], 128, (sequence "Q%u", 0, 7)>;
355 // Floating point control register classes.
356 def FCCRegs : RegisterClass<"SP", [i1], 1, (sequence "FCC%u", 0, 3)>;
358 let isAllocatable = 0 in {
359   // Ancillary state registers
360   def ASRRegs : RegisterClass<"SP", [i32], 32,
361                               (add Y, (sequence "ASR%u", 1, 31))>;
362                             
363   // This register class should not be used to hold i64 values.
364   def CoprocRegs : RegisterClass<"SP", [i32], 32,
365                                 (add (sequence "C%u", 0, 31))>;
367   // Should be in the same order as CoprocRegs.
368   def CoprocPair : RegisterClass<"SP", [v2i32], 64,
369     (add C0_C1,   C2_C3,   C4_C5,   C6_C7,   
370          C8_C9,   C10_C11, C12_C13, C14_C15,
371          C16_C17, C18_C19, C20_C21, C22_C23,
372          C24_C25, C26_C27, C28_C29, C30_C31)>;
375 // Privileged Registers
376 def PRRegs : RegisterClass<"SP", [i64], 64,
377     (add TPC, TNPC, TSTATE, TT, TICK, TBA, PSTATE, TL, PIL, CWP,
378          CANSAVE, CANRESTORE, CLEANWIN, OTHERWIN, WSTATE)>;